CN102956459B - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN102956459B CN102956459B CN201110246794.6A CN201110246794A CN102956459B CN 102956459 B CN102956459 B CN 102956459B CN 201110246794 A CN201110246794 A CN 201110246794A CN 102956459 B CN102956459 B CN 102956459B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- interlevel dielectric
- substrate
- grid
- metal gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 48
- 239000002184 metal Substances 0.000 claims abstract description 48
- 238000004380 ashing Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000004411 aluminium Substances 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 143
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 6
- 239000001301 oxygen Substances 0.000 abstract description 6
- 229910052760 oxygen Inorganic materials 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 5
- 239000011229 interlayer Substances 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000011010 flushing procedure Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H01L29/78—
-
- H01L29/66575—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体器件及其制造方法。根据本发明的半导体器件的制造方法包括以下步骤：提供半导体器件的衬底，所述衬底上形成有栅极结构和第一层间电介质层，所述栅极结构包括金属栅极，所述第一层间电介质层的上表面与所述栅极的上表面基本上齐平；形成界面层，以至少覆盖所述栅极的上表面，以保护所述栅极的上表面不被氧化；以及在所述界面层上形成第二层间电介质层。根据本发明，可以保护金属栅极在层间电介质(例如，氧化物)的沉积工艺中不被氧化；可以保护金属栅极在接触孔(contact？hole)蚀刻工艺过程中的抗蚀剂灰化(或含氧干法蚀刻)中不被氧化；和/或可以降低接触件的接触电阻。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及半导体器件及其制造方法。
背景技术
如本领域技术人员所知的，对于诸如场效应晶体管的半导体器件的制造工艺，存在后形成栅极(gate-last)和先形成栅极(gate-first)方法。
在后形成栅极的方法中，在衬底809上形成电介质层807和伪栅(dummygate)，优选在此进行轻掺杂区(LDD)注入，然后形成间隔件(spacer)803；在如此的伪栅的栅极结构的形成后，进行源区和漏区注入；然后形成第一层间电介质层805，并进行CMP，从而基本露出伪栅的上表面；去除伪栅；然后形成栅极电介质层和金属栅极，例如通过沉积栅极电介质(在某些实施例中，其可以是高K电介质)和金属栅极材料，之后进行CMP从而形成栅极801；对栅极进行层间电介质的重覆盖；之后形成接触孔，如图8所示。
类似地，先形成栅极的方法与常规的多晶硅栅极器件的方法类似。在衬底809上形成电介质层807和栅极801，优选在此进行LDD注入，形成间隔件803；在如此的栅极结构的形成之后，进行源区和漏区注入；形成第一层间电介质层805覆盖栅极；之后形成接触孔，也如图8所示。
通常，第一层间电介质层把栅极覆盖住主要是为了便于形成到栅极和/或有源区的接触孔821、823(其用于形成接触件或布线)。
然而，随着接触件关键尺寸的缩减，对其制造工艺带来了挑战，并且接触件开路的风险也随之增加。例如，由于接触件关键尺寸的缩减，相对厚的抗蚀剂可能导致接触孔(或，开口)蚀刻停止。并且难以将接触件的CD缩减到期望的目标值。
另外，在诸如MOS晶体管等半导体器件的制造过程中，金属栅极(诸如，铝(Al)或铝-钛(Al-Ti)合金等)在层间电介质层(例如，层间氧化物层)的沉积工艺过程容易被氧化，从而在栅极的表面产生金属氧化物层。
由此所产生的金属氧化物层可能比较致密，并且可能难以被蚀刻，尤其是对于铝的氧化物而言更是如此。并且，这样的金属氧化物的存在会增加接触电阻。
因此，需要解决上述的金属栅极氧化问题的方案。
发明内容
本发明的目的之一在于至少部分解决现有技术中的上述问题。
本发明的另一目的在于提供一种半导体器件及其制造方法，其中能够保护金属栅极在层间电介质(例如，氧化物)的沉积工艺中不被氧化。
本发明的另一目的在于提供一种半导体器件及其制造方法，其中，能够保护金属栅极在接触孔(contact)蚀刻工艺过程中的抗蚀剂灰化(或含氧干法蚀刻)中不被氧化。
根据本发明一个方面，提供了一种半导体器件的制造方法，所述方法包括以下步骤：提供半导体器件的衬底，所述衬底上形成有栅极结构和第一层间电介质层，所述栅极结构包括金属栅极，所述第一层间电介质层的上表面与所述栅极的上表面基本上齐平；形成界面层，以至少覆盖所述栅极的上表面，以保护所述栅极的上表面不被氧化；以及在所述界面层上形成第二层间电介质层。优选地，所述方法进一步包括：将所述第二层间电介质层图案化，以形成穿过所述第二层间电介质的开口，从而露出所述界面层的部分表面。
优选地，所述图案化进一步包括：在所述第二层间电介质层上形成图案化的抗蚀剂；以所述图案化的抗蚀剂为掩模，对所述第二层间电介质层进行蚀刻，以形成所述开口。
优选地，所述方法进一步包括：在对所述第二层间电介质层的蚀刻之后，通过灰化来去除所述抗蚀剂，
在该灰化过程中，所述界面层保护金属栅极不受灰化的影响。
优选地，所述方法进一步包括：以图案化的第二层间电介质层为掩模对所述界面层的露出的表面进行蚀刻，以形成穿过所述界面层的开口，从而露出栅极的至少部分上表面和/或第一层间电介质层的部分表面。
优选地，所述方法进一步包括：在形成穿过所述界面层的开口之后，进行蚀刻，形成穿过所述第一层间电介质层的开口，以露出衬底的部分表面。
优选地，所述衬底的露出的表面位于半导体器件的源区或漏区。
优选地，所述金属栅极包含铝。
优选地，所述界面层的材料为下列中的一种：硅的氮化物，硅的碳化物，或掺杂的硅的碳化物。
优选地，所述界面层的厚度为5-250nm。
优选地，所述提供所述半导体器件的衬底的步骤包括：在衬底上形成伪栅的栅极结构，所述伪栅的栅极结构包括伪栅、伪栅下的电介质层、以及用于所述伪栅的间隔件；进行注入以在衬底中形成源区和漏区；在衬底上形成第一层间电介质层，并进行化学机械抛光，以露出伪栅的顶表面；去除所述伪栅；以及形成栅极电介质层和所述金属栅极，使得所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平。
优选地，所述提供所述半导体器件的衬底的步骤包括：在衬底上形成所述栅极结构，所述栅极结构还包括所述金属栅极下的电介质层、以及用于所述金属栅极的间隔件；进行注入以在衬底中形成源区和漏区；以及在衬底上形成第一层间电介质层，使所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平。
根据本发明另一方面，提供了一种半导体器件，所述半导体器件包括：衬底；在所述衬底上的栅极结构和第一层间电介质层，所述栅极结构包括金属栅极，所述第一层间电介质层的上表面与所述栅极的上表面基本上齐平；界面层，其至少覆盖所述栅极的上表面；以及在所述界面层上的第二层间电介质层，其中所述界面层保护所述栅极的上表面以免在形成第二层间电介质层的过程中被氧化。
优选地，所述第二层间电介质层具有穿过所述第二层间电介质的开口，从而露出所述界面层的部分表面。
优选地，所述界面层具有在所述穿过所述第二层间电介质的开口下方的、穿过所述界面层的开口，以露出所述金属栅极的至少部分上表面和/或所述第一层间电介质层的部分表面。
优选地，所述第一层间电介质层具有在穿过所述界面层的开口下方的、穿过所述第一层间电介质层的开口，以露出所述衬底的部分表面。
优选地，所述金属栅极包含铝。
优选地，所述界面层的材料为下列中的一种：硅的氮化物，硅的碳化物，或掺杂的硅的碳化物。
优选地，所述界面层的厚度为5-250nm。
根据本发明，可以保护金属栅极在层间电介质(例如，氧化物)的沉积工艺中不被氧化。另外，可以保护金属栅极在接触孔(contact)蚀刻工艺过程中的抗蚀剂灰化(或含氧干法蚀刻)中不被氧化。此外，根据本发明，可以选择界面层材料使得其容易被蚀刻。根据本发明，还可以降低接触件(contact)的接触电阻。
另外，根据本发明，可以至少部分实现下面的一个或更多个技术效果：可以容易地将接触件CD缩减到期望的目标值；可以良好地控制接触件电阻，使之较好地符合设计或计算结果；可以得到良好的层间电介质层的沉积工艺窗口；可以减轻或解决空隙的问题；可以降低纵横比，使得对于接触件金属沉积工艺简单；间隔件基本不被蚀刻或损伤，从而降低了从栅极顶部的泄漏。
尽管本发明在先进的半导体制造技术(例如，逻辑器件或为逻辑器件优化的制造工艺)中是特别有用的，然而本发明并不限于此。实际上，本发明具有广泛的应用范围。
从下面结合附图的具体描述，本发明的其他的优点、目的、方面将变得更加明了。
附图说明
本申请包含附图。附图与说明书一起用于说明本发明的原理。通过参考附图阅读下面的详细描述，将更好地理解本发明，在附图中：
图1-7示出了根据本发明实施例的半导体器件的制造方法的示意图；以及
图8是用于说明现有技术的半导体器件的制造工艺的示意图。
应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施方式
下面将结合附图说明本发明的实施例。
附图1-7示出了根据本发明实施例的半导体器件的制造方法。
如图1所示，提供半导体器件的衬底109。所述衬底109上形成有栅极结构和第一层间电介质层105。所述栅极结构包括金属栅极101。并且所述第一层间电介质层105的上表面与所述栅极101的上表面基本上齐平。
这里，衬底典型地是单晶体硅衬底。然而，本发明并不限于此。根据不同的应用，衬底可以是绝缘体上半导体(SOI)衬底、多晶硅衬底、化合物半导体衬底、其上形成有半导体材料层的绝缘衬底(如、玻璃衬底等)、或任何其他的合适的衬底，只要其能够用于形成半导体器件即可。
优选地，衬底的有源区的期望的部分(例如，要形成到有源区的接触件(contact)的部分)上可以形成有硅化物层111，以降低接触电阻。
金属栅极101典型地可以包含铝，例如由铝(Al)或者铝钛(Al-Ti)合金形成，然而应当理解，形成金属栅极101的材料并不限于此。
优选地，栅极结构还可以包括金属栅极101下的电介质层107。对于电介质层107的材料没有特别的限制，其可以是，例如，硅的氧化物、硅的氮化物、硅的氮氧化物、硅的氧氮化物、或者上述材料的叠层等。
优选地，栅极结构还可以包括用于栅极101的间隔物103。这里，间隔物103可以利用硅的氮化物、硅的氧化物、或者硅的氮化物和硅的氧化物来形成。
典型地，第一层间电介质层105的材料可以是硅的氧化物，例如沉积的硅的氧化物。然而，如本领域技术人员将理解，第一层间电介质层的材料并不限于此，例如，在某些实施例中，也可以是TEOS或BPSG等等。
在本发明的一些示例中，所述栅极的上表面与所述第一层间电介质层的上表面的基本齐平是通过对上述的包括栅极结构和第一层间电介质层的衬底进行化学机械抛光而实现的。
例如，对于先形成栅极(例如，金属栅极或多晶硅栅极)的方法，在形成第一层间电介质层之后，对其进行CMP，以使得露出栅极的上表面。如此，使得栅极的上表面与第一层间电介质层的上表面基本齐平。例如，露出栅极的上表面的CMP可以触发停止，也可以通过计时来停止。
在本发明的一个具体实施例中，所述提供所述半导体器件的衬底的步骤可以包括：在衬底109上形成伪栅的栅极结构，所述伪栅的栅极结构包括伪栅、伪栅下的电介质层、以及用于所述伪栅的间隔件；进行注入以在衬底中形成源区和漏区；在衬底上形成第一层间电介质层105，并进行化学机械抛光(CMP)，以露出伪栅的顶表面；去除所述伪栅；以及形成栅极电介质层和所述金属栅极101，使得所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平(例如，通过CMP)。
而对于后形成栅极的方法，可以在形成金属栅极的CMP之后，不进行层间电介质层的重新覆盖从而使得栅极的上表面与第一层间电介质层的上表面基本齐平。
在本发明的另一具体实例中，所述提供所述半导体器件的衬底的步骤可以包括：在衬底101上形成所述栅极结构，所述栅极结构还包括所述金属栅极下的电介质层107、以及用于所述金属栅极的间隔件103；进行注入以在衬底中形成源区和漏区；在衬底上形成第一层间电介质层105，使得所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平(例如，通过CMP)。
如此，可以使得栅极的上表面与第一层间电介质层的上表面基本上齐平。
应当，这里所描述的步骤仅仅示意性地列出了主要的一些步骤，本领域技术人员将理解可以对上述的步骤增加、减少、组合、或拆分。例如，还可以包括进行LDD注入或者Halo和扩展区注入的步骤等。由于其是本领域中所公知的且并非是本发明关注的重点，故省略了对其说明。
另外，需要说明的是，如本领域技术人员将理解的，工艺误差或偏移是难以避免的甚至是不可避免的，因此这里所述的“齐平”包含“基本上齐平”。在本申请文件中这两种表述可以互换地使用，二者都涵盖了带有工艺误差或偏移的齐平。因此，从某种意义上而言，如本申请文件中所使用的，“齐平”或者“基本上齐平”表示了一种‘不是“有意不齐平”’的意义。
然后，如图2中所示，在衬底上形成界面层201，界面层201至少覆盖所述栅极的上表面。该界面层将保护所述栅极的上表面以免所述栅极的上表面在后续工艺(例如，抗蚀剂的灰化(或者，含氧蚀刻)过程、形成第二层间电介质层的过程(将在下面进行描述)等)过程中被氧化。
优选地，界面层201的材料可以是下列中的任一种：硅的氮化物、硅的碳化物、或掺杂的硅的碳化物(例如，掺杂有N型掺杂剂)。然而，应当理解，界面层的材料不限于此，只要其能够保护所述栅极的上表面以免所述栅极的上表面在后续工艺过程中被氧化即可。
在一些实施例中，界面层201的厚度可以为5-250nm。
然后，如图3中所示，在所述界面层201上形成第二层间电介质层301。对于第二层间电介质层的材料没有特别的限制，并且其可以与第一层间电介质层的材料相同或者不同。这里，由于形成了界面层201，因此在形成该第二层间电介质层301的过程中，金属栅极101不会被氧化。
在此之后，可以将所述第二层间电介质层301图案化，以形成穿过所述第二层间电介质层的开口(第一开口)，从而露出所述界面层的部分表面。
在一个更具体化的实施方案中，如图4所示，可以在第二层间电介质层301上形成图案化的抗蚀剂401。例如，可以在第二层间电介质层301上通过例如旋涂等形成抗蚀剂401，并对其进行图案化，例如，通过图案化的掩模来将抗蚀剂401图案化，从而形成图案化的抗蚀剂401。然而，应当理解，在所述第二层间电介质层上形成图案化的抗蚀剂的方法并不限于此。例如，在本发明的一些实例中，可以通过液滴排放法、印刷方法(如，丝网印刷法等)等来在所述第二层间电介质层上形成图案化的抗蚀剂401。
之后，如图5所示，利用图案化的抗蚀剂401为掩模对第二层间电介质层301进行蚀刻，以在第二层间电介质层301中形成露出下面的界面层201的开口(第一开口，例如，501等)。注意，优选地，选择界面层201的材料以使得用于形成开口(例如，501等)的蚀刻可以被停止(例如，通过触发)在界面层201处，这是有利的。例如，界面层201的材料可以为下列中的任一种：硅的氮化物，硅的碳化物，或掺杂的硅的碳化物。
本领域技术人员将理解，尽管选择界面层201的材料使第二层间电介质层301的材料相对于其具有较高的蚀刻选择比，但是界面层的材料仍可能会被略微蚀刻去除一部分。这样的情形也被包括在本发明的范围内。
然后，去除抗蚀剂401。典型地，可以通过灰化(或者，含氧的干法蚀刻)等来去除抗蚀剂401。注意，此时，由于用于在第二层间电介质层301中形成开口501的蚀刻停止在界面层201处，因而界面层201可以保护金属栅极101不受灰化(或含氧的干法蚀刻)的影响(例如，不被氧化)。
接着，可以利用图案化的(即，形成有开口501的)第二层间电介质层301为掩模，对所述界面层的露出的部分进行蚀刻，以形成穿过所述界面层的开口(第二开口)，如附图601和603所示例性和代表性地示出的，从而露出栅极的至少部分上表面和/或第一层间电介质层的部分表面，如图6所示。
注意，这里，尽管界面层201的材料可能相对于第一层间电介质层105具有较高的蚀刻选择比，然而由于界面层201通常相对薄，因此可以利用主要针对第一层间电介质层105的蚀刻气体。应当理解，蚀刻气体的选择并不限于此。
之后，如图7中所示，可以对所述第一层间电介质层的所露出的部分进行蚀刻，形成穿过所述第一层间电介质层的开口(第三开口，701)，以露出衬底的部分表面。另外，尽管在图7中并未示出，但是本领域技术人员将理解，在蚀刻形成开口701时，可能会蚀刻掉有源区上的部分硅化物层。
之后，可以利用所形成的开口，沉积导电材料形成到栅极和/或到有源区的接触件。例如，可以在图7所示的情形的基础上，沉积导电材料(例如，通过溅射)，从而形成所期望的到栅极以及到有源区的接触件，从而可以提供到栅极和/或有源区的电连接)。
以上参考附图说明了根据本发明实施例的半导体器件的制造方法。
根据本发明的另一方面，提供了一种半导体器件，如图3所示，所述半导体器件包括：衬底109；在衬底109上的栅极结构和第一层间电介质层105，所述栅极结构包括金属栅极101，所述第一层间电介质层105的上表面与所述栅极101的上表面基本上齐平；界面层201，其至少覆盖所述栅极101的上表面，以保护所述栅极的上表面不被氧化；以及在所述界面层上的第二层间电介质层301。
在一个实例中，所述第二层间电介质层301可以具有穿过所述第二层间电介质的开口(第一开口，例如，501)，从而使得所述界面层的部分表面露出。
在一个实例中，所述界面层201可以具有穿过所述界面层的第二开口(例如，601、603)，所述第二开口在所述第一开口下方的，并使得所述金属栅极的至少部分上表面和/或所述第一层间电介质层的部分表面露出。
在一个实例中，所述第一层间电介质层105可以具有穿过所述第一层间电介质层的第三开口，所述第三开口在所述第二开口下方，并使得所述衬底的部分表面露出。
在本发明的某些实例中，所述金属栅极可以包含铝。
在本发明的某些实例中，所述界面层的材料可以为下列中的一种：硅的氮化物，硅的碳化物，或掺杂的硅的碳化物。
优选地，所述界面层的厚度为5-250nm。
如本领域技术人员将理解的，本发明可以容易地与先形成栅极的工艺以及后形成栅极的工艺相结合。
以上参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅是示例性，而不是对本申请权利要求的限制。这些实施例可以自由地进行组合，而不超出本发明的范围。另外，本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改，而不偏离本发明的范围。因此，所有的这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。
Claims (9)
1.一种半导体器件的制造方法，其特征在于，所述方法包括以下步骤：
提供半导体器件的衬底，所述衬底上形成有栅极结构和第一层间电介质层，所述衬底具有与所述栅极结构相邻的有源区，其中所述第一层间电介质层覆盖所述有源区，所述栅极结构包括金属栅极，所述第一层间电介质层的上表面与所述栅极的上表面基本上齐平；
在所述衬底上形成界面层，以覆盖所述栅极的上表面和所述第一层间电介质层的上表面；
在所述界面层上形成第二层间电介质层；
将所述第二层间电介质层图案化，以形成穿过所述第二层间电介质层的开口，从而露出所述界面层的部分表面，所露出的所述界面层的部分表面至少包括在所述金属栅极上方的以及在所述衬底的有源区上方的所述界面层的部分表面，其中，有意地使图案化过程中对所述第二层间电介质层的蚀刻停止在所述界面层处；以及
以图案化的第二层间电介质层为掩模对所述界面层的露出的部分进行蚀刻，以形成穿过所述界面层的开口，从而露出所述金属栅极的至少部分上表面和第一层间电介质层的部分表面。
2.如权利要求1所述的方法，其特征在于，其中所述图案化包括：
在所述第二层间电介质层上形成图案化的抗蚀剂；
以所述图案化的抗蚀剂为掩模，对所述第二层间电介质层进行蚀刻，以形成所述开口；以及
在对所述第二层间电介质层的蚀刻之后，通过灰化来去除所述抗蚀剂，
其中，在该灰化过程中，所述界面层保护金属栅极不受灰化的影响。
3.如权利要求1所述的方法，其特征在于，所述方法进一步包括：对所述第一层间电介质层的所露出的部分进行蚀刻，形成穿过所述第一层间电介质层的开口，以露出衬底的部分表面。
4.如权利要求3所述的方法，其特征在于，所述衬底的露出的表面位于半导体器件的源区或漏区。
5.如权利要求1所述的方法，其特征在于，所述金属栅极包含铝。
6.如权利要求1所述的方法，其特征在于，所述界面层的材料为下列中的一种：硅的氮化物，硅的碳化物，或掺杂的硅的碳化物。
7.如权利要求1所述的方法，其特征在于，所述界面层的厚度为5-250nm。
8.如权利要求1所述的方法，其特征在于，所述提供所述半导体器件的衬底的步骤包括：
在衬底上形成伪栅的栅极结构，所述伪栅的栅极结构包括伪栅、伪栅下的电介质层、以及用于所述伪栅的间隔件；
进行注入以在衬底中形成源区和漏区；
在衬底上形成第一层间电介质层，并进行化学机械抛光，以露出伪栅的顶表面；
去除所述伪栅；以及
形成栅极电介质层和所述金属栅极，使得所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平。
9.如权利要求1所述的方法，其特征在于，所述提供所述半导体器件的衬底的步骤包括：
在衬底上形成所述栅极结构，所述栅极结构还包括所述金属栅极下的电介质层、以及用于所述金属栅极的间隔件；
进行注入以在衬底中形成源区和漏区；
在衬底上形成第一层间电介质层，使得所述金属栅极的上表面与所述第一层间电介质层的上表面基本上齐平。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110246794.6A CN102956459B (zh) | 2011-08-26 | 2011-08-26 | 半导体器件及其制造方法 |
| US13/316,165 US9324662B2 (en) | 2011-08-26 | 2011-12-09 | Semiconductor device and manufacturing method thereof for protecting metal-gate from oxidation |
| US13/911,805 US9318445B2 (en) | 2011-08-26 | 2013-06-06 | Semiconductor device and manufacturing method thereof for protecting metal-gate from oxidation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110246794.6A CN102956459B (zh) | 2011-08-26 | 2011-08-26 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102956459A CN102956459A (zh) | 2013-03-06 |
| CN102956459B true CN102956459B (zh) | 2016-04-13 |
Family
ID=47742388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110246794.6A Active CN102956459B (zh) | 2011-08-26 | 2011-08-26 | 半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9324662B2 (zh) |
| CN (1) | CN102956459B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105578B2 (en) * | 2013-03-12 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interface for metal gate integration |
| US9263275B2 (en) | 2013-03-12 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interface for metal gate integration |
| US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| CN104979173B (zh) * | 2014-04-02 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US9318447B2 (en) * | 2014-07-18 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and method of forming vertical structure |
| CN105789134B (zh) * | 2014-12-25 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体存储器件及其制备方法、电子装置 |
| US11076492B2 (en) * | 2018-12-17 | 2021-07-27 | Averatek Corporation | Three dimensional circuit formation |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303447B1 (en) * | 2000-02-11 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an extended metal gate using a damascene process |
| US6399512B1 (en) * | 2000-06-15 | 2002-06-04 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
| KR100346841B1 (ko) * | 2000-11-23 | 2002-08-03 | 삼성전자 주식회사 | 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법 |
| KR100745951B1 (ko) * | 2001-06-29 | 2007-08-02 | 주식회사 하이닉스반도체 | 금속 게이트 제조 방법 |
| KR100623175B1 (ko) * | 2005-05-30 | 2006-09-13 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| US7615448B2 (en) * | 2005-12-06 | 2009-11-10 | Sandisk Corporation | Method of forming low resistance void-free contacts |
| US20070194450A1 (en) * | 2006-02-21 | 2007-08-23 | Tyberg Christy S | BEOL compatible FET structure |
| US8120114B2 (en) * | 2006-12-27 | 2012-02-21 | Intel Corporation | Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate |
| US7704844B2 (en) * | 2007-10-04 | 2010-04-27 | International Business Machines Corporation | High performance MOSFET |
| US7956412B2 (en) * | 2007-12-04 | 2011-06-07 | International Business Machines Corporation | Lateral diffusion field effect transistor with a trench field plate |
| CN101661899B (zh) * | 2008-08-29 | 2010-12-15 | 上海华虹Nec电子有限公司 | 采用大马士革工艺制备金属栅极中接触孔的方法 |
| CN101777511A (zh) * | 2009-01-09 | 2010-07-14 | 中芯国际集成电路制造(上海)有限公司 | 通孔刻蚀方法 |
| KR101075490B1 (ko) * | 2009-01-30 | 2011-10-21 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| US8202776B2 (en) * | 2009-04-22 | 2012-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for protecting a gate structure during contact formation |
| CN102024744B (zh) * | 2009-09-16 | 2013-02-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN101840862B (zh) * | 2009-10-15 | 2013-02-20 | 中国科学院微电子研究所 | 高性能半导体器件的形成方法 |
| CN102110650A (zh) * | 2009-12-29 | 2011-06-29 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| US8450216B2 (en) * | 2010-08-03 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact etch stop layers of a field effect transistor |
| US20120313149A1 (en) * | 2011-06-09 | 2012-12-13 | Beijing Nmc Co., Ltd. | Semiconductor structure and method for manufacturing the same |
-
2011
- 2011-08-26 CN CN201110246794.6A patent/CN102956459B/zh active Active
- 2011-12-09 US US13/316,165 patent/US9324662B2/en not_active Expired - Fee Related
-
2013
- 2013-06-06 US US13/911,805 patent/US9318445B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20130049078A1 (en) | 2013-02-28 |
| US9318445B2 (en) | 2016-04-19 |
| US9324662B2 (en) | 2016-04-26 |
| CN102956459A (zh) | 2013-03-06 |
| US20130264616A1 (en) | 2013-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8952451B2 (en) | Semiconductor device having metal gate and manufacturing method thereof | |
| TWI638428B (zh) | 半導體裝置及其製造方法 | |
| CN104835838B (zh) | 具有不同宽度的栅极结构及其制造方法 | |
| CN101661904B (zh) | 半导体元件及其制造方法 | |
| CN102956459B (zh) | 半导体器件及其制造方法 | |
| US7060568B2 (en) | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit | |
| CN101661901B (zh) | 制造半导体元件的方法与半导体元件 | |
| US8580625B2 (en) | Metal oxide semiconductor transistor and method of manufacturing the same | |
| CN102789972B (zh) | 半导体器件的制造方法 | |
| US9023696B2 (en) | Method of forming contacts for devices with multiple stress liners | |
| US20180190497A1 (en) | Semiconductor structure and fabrication method thereof | |
| US10804135B1 (en) | Semiconductor structure and formation method thereof | |
| CN102789985B (zh) | 半导体器件及其制造方法 | |
| CN203038895U (zh) | 一种半导体结构 | |
| CN102856186A (zh) | 一种半导体结构及其制造方法 | |
| KR100314151B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| TWI515800B (zh) | 具有金屬閘極之半導體元件及其製作方法 | |
| CN112151451A (zh) | 半导体结构及其形成方法 | |
| KR20120063661A (ko) | 반도체 장치의 제조방법 | |
| KR20080103277A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN105719959A (zh) | 栅极的形成方法及mos晶体管的制造方法 | |
| KR20050087500A (ko) | 반도체 소자의 실리사이드 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |