CN102916043A - Mos-hemt器件及其制作方法 - Google Patents
Mos-hemt器件及其制作方法 Download PDFInfo
- Publication number
- CN102916043A CN102916043A CN2011102213723A CN201110221372A CN102916043A CN 102916043 A CN102916043 A CN 102916043A CN 2011102213723 A CN2011102213723 A CN 2011102213723A CN 201110221372 A CN201110221372 A CN 201110221372A CN 102916043 A CN102916043 A CN 102916043A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate groove
- medium
- etching
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 63
- 239000002184 metal Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 41
- 230000007797 corrosion Effects 0.000 claims description 24
- 238000005260 corrosion Methods 0.000 claims description 24
- 238000009616 inductively coupled plasma Methods 0.000 claims description 24
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 8
- 238000001704 evaporation Methods 0.000 claims description 7
- 230000008020 evaporation Effects 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 abstract description 11
- 238000011049 filling Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 14
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 12
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 12
- 238000000609 electron-beam lithography Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 7
- 229910052697 platinum Inorganic materials 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000012047 saturated solution Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
本发明实施例公开了一种MOS-HEMT器件及其制作方法。所述方法包括：提供衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层和帽层；在所述帽层上依次形成第一金属层和第一介质层；在所述衬底上形成源极和漏极；依次刻蚀所述第一介质层、第一金属层、帽层和预设厚度的势垒层，形成栅沟槽；在所述衬底上形成第二介质层，所述第二介质层覆盖第一介质层表面，且覆盖所述栅沟槽的底部及侧壁；在栅沟槽内填充栅极材料，从而形成栅极。本发明所提供的MOS-HEMT器件制作方法，可以通过光学光刻形成深亚微米尺寸的栅极，从而可提高生产效率、降低生产成本。
Description
技术领域
本发明涉及半导体器件制作工艺技术领域，更具体地说，涉及一种MOS-HEMT器件及其制作方法。
背景技术
HEMT(高电子迁移率晶体管)是一种异质结(III-V族化合物半导体所独特的特征)场效应晶体管，由于其是宽禁带材料掺杂，载流子扩散到不掺杂的窄禁带层，在不掺杂的异质结界面形成沟道，以实现沟道中的载流子与掺杂区的分离，从而得到很高的迁移率，适宜做高速、低功率N沟道晶体管。这种具有异质结结构的HEMT与MOSFET(金属氧化物半导体场效应晶体管)相结合可形成MOS-HEMT(金属氧化物半导体-高电子迁移率晶体管)，所述MOS-HEMT相对HEMT器件来说，具有栅泄露电流小、击穿电压高的优点。
参考图1，图1为现有技术中常见的一种MOS-HEMT器件的结构示意图，在该MOS-HEMT器件中，源极2和漏极3分别位于栅极1的两侧，且栅极1的表面高于源极2和漏极3的表面，因此，这种结构使得栅极1离源极2和漏极3之间的沟道太远，所以使得栅控能力较弱；而且，对于深亚微米的MOS-HEMT器件，所述栅极的形成需要电子束光刻来实现，而电子束光刻所需的设备较昂贵，这就使得成本较高，且进行电子束光刻所耗费的时间较长，从而使得生产效率较低。
基于上述MOS-HEMT器件中栅控能力较弱的缺点，现有工艺中出现了另一种MOS-HEMT器件结构，参考图2，在该结构中，源极4和漏极5之间形成有凹栅槽6，凹栅槽6底部具有栅介质层8，栅介质层8上具有栅极7，由于栅极7位于凹栅槽6内，因此，栅极7距离沟道较近，从而可提高器件的栅控能力。但是，此种结构在深亚微米的技术中，所述栅极的形成过程仍然需要通过电子束光刻来形成，因此，生产效率较低、成本较高。
发明内容
有鉴于此，本发明提供一种MOS-HEMT器件及其制作方法，该方法不仅可使MOS-HEMT器件的栅控能力增强，而且可通过光学光刻来形成栅极，从而可提高生产效率、降低生产成本。
为实现上述目的，本发明提供如下技术方案：
一种MOS-HEMT器件制作方法，该方法包括：
提供衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层和帽层；
在所述帽层上依次形成第一金属层和第一介质层；
在所述衬底上形成源极和漏极；
依次刻蚀所述第一介质层、第一金属层、帽层和预设厚度的势垒层，形成栅沟槽；
在所述衬底上形成第二介质层，所述第二介质层覆盖第一介质层表面，且覆盖所述栅沟槽的底部及侧壁；
在栅沟槽内填充栅极材料，从而形成栅极。
优选的，上述方法中，在所述衬底上形成源极和漏极，具体包括：
在所述第一介质层上形成具有台面图案的光刻胶层；
以所述具有台面图案的光刻胶层为掩膜依次刻蚀所述第一介质层、第一金属层、帽层、势垒层和沟道层，形成台面隔离区；
在所述第一介质层上形成具有源区和漏区图案的光刻胶层；
以所述具有源区和漏区图案的光刻胶层为掩膜刻蚀所述第一介质层，形成源区和漏区；
在所述台面隔离区、源区和漏区处形成第二金属层，即形成了源极和漏极。
优选的，上述方法中，依次刻蚀所述第一介质层、第一金属层、帽层和预设厚度的势垒层，形成栅沟槽，具体包括：
在所述第一介质层上形成具有栅沟槽图案的光刻胶层；
以所述具有栅沟槽图案的光刻胶层为掩膜依次刻蚀掉对应栅沟槽区的第一介质层和第一金属层；
以栅沟槽区外的第一介质层为掩膜对所述第一金属层进行侧向刻蚀；
以栅沟槽区外的第一介质层为掩膜对所述帽层进行刻蚀；
以栅沟槽区外的第一介质层为掩膜刻蚀掉预设厚度的势垒层，从而形成栅沟槽。
优选的，上述方法中，在所述衬底上形成第二介质层采用原子层沉积工艺。
优选的，上述方法中，所述第二金属层采用蒸发或溅射的方式而形成；且所述第二金属层包括依次形成的Ni、Ge、Au，或者，依次形成的Ti、Pt、Au。
优选的，上述方法中，形成台面隔离区时采用反应离子刻蚀工艺或感应耦合等离子体刻蚀工艺。
优选的，上述方法中，形成源区和漏区时采用湿法腐蚀工艺。
优选的，上述方法中，对所述第一金属层进行侧向刻蚀及对所述帽层进行刻蚀均采用选择性湿法腐蚀工艺。
优选的，上述方法中，刻蚀掉对应栅沟槽区的第一介质层和第一金属层及刻蚀掉预设厚度的势垒层均采用感应耦合等离子体刻蚀工艺。
本发明还提供了一种MOS-HEMT器件，该MOS-HEMT器件包括：
衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层和帽层；
位于所述帽层上的第一金属层和第一介质层；
位于所述第一介质层、第一金属层、帽层和势垒层内的栅沟槽；
位于所述栅沟槽内的第二介质层，所述第二介质层覆盖栅沟槽的底部及侧壁；
位于所述栅沟槽内的第二介质层上并填充所述栅沟槽的栅极。
从上述技术方案可以看出，本发明所提供的MOS-HEMT器件制作方法，通过依次刻蚀第一介质层、第一金属层、帽层和预设厚度的势垒层，从而形成了栅沟槽；之后形成第二介质层，所述第二介质层覆盖第一介质层表面，且覆盖所述栅沟槽的底部及侧壁；最后在栅沟槽内填充栅极材料形成栅极。由于第二介质层覆盖栅沟槽的底部及侧壁，因此，所述第二介质层在横向方向上“侵占”栅沟槽的一部分区域，从而使得后续所形成的栅长小于所述栅沟槽的宽度，因此，本发明所提供的MOS-HEMT器件制作方法，可以采用光学光刻工艺形成相对较宽的栅沟槽，然后在栅沟槽底部及侧壁形成第二介质层，通过控制所形成的第二介质层的厚度可控制后续所形成的栅长，从而可制作深亚微米的MOS-HEMT器件，所述光学光刻相比电子束光刻来说，可降低生产成本，并能提高生产效率。
除此之外，本发明所提供的MOS-HEMT器件制作方法，由于通过刻蚀势垒层形成了栅沟槽结构，因此，栅极距离沟道较近，从而可提高栅控能力。
再有，本发明所提供的MOS-HEMT器件制作方法，由于首先形成了栅沟槽，之后在栅沟槽内形成了第二介质层，最后在栅沟槽内填充栅极材料形成栅极，栅极下方及两侧的第二介质层并未因刻蚀工艺而受到损伤，因此可以进一步降低MOS-HEMT器件的漏电流。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中常见的一种MOS-HEMT器件的结构示意图；
图2为现有技术中常见的另一种MOS-HEMT器件的结构示意图；
图3为本发明实施例所提供的一种MOS-HEMT器件制作方法的流程示意图；
图4～图17为本发明实施例所提供的MOS-HEMT器件制作过程中器件的剖面结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中图1和图2所示的MOS-HEMT器件，其在深亚微米(0.05～0.15μm)工艺中进行时，则栅极的形成需要采用电子束光刻来形成，所述电子束光刻所需设备的成本高，且电子束光刻耗时长，从而使得生产成本高、效率低。
发明人研究发现：在深亚微米(0.05～0.15μm)工艺中，由于器件的特征尺寸较小，故必须采用精度较高的电子束光刻来进行；光学光刻虽然具有成本低、耗时短的优点，但其精度较低，因此不能光刻出较小的窗口。对此，发明人做了深入研究，虽然采用光学光刻所形成的窗口的宽度相对较大，但在宽度相对较大的窗口内形成栅介质层和栅极时，可以使所形成的栅介质层在横向上占据一定的宽度，进而可减小后续所形成的栅极的宽度，实现小尺寸栅极的制作，控制所述栅介质层在横向上的宽度，可实现深亚微米尺寸栅极的制作。因此，本发明所提供MOS-HEMT器件制作方法可通过光学光刻来实现深亚微米尺寸MOS-HEMT器件的制作，进而可降低生产成本、提高生产效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例一
参考图3，图3为本发明实施例所提供的一种MOS-HEMT器件制作方法的流程示意图，该方法具体包括如下几个步骤：
步骤S1：提供衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层、腐蚀截止层和帽层。
需要说明的是，本发明实施例中在所述势垒层和帽层之间设置有腐蚀截止层，所述腐蚀截止层主要在刻蚀帽层时对所述势垒层起到保护作用。当然，其他实施例中所述腐蚀截止层可以不存在，对此本发明并无特别限制。
参考图4，图4中示出了衬底6，本实施例中所述衬底6为GaAs，衬底上依次设置有缓冲层5、沟道层4、势垒层3、腐蚀截止层2和帽层1。所述缓冲层5、沟道层4、势垒层3、腐蚀截止层2和帽层1构成异质结结构。
步骤S2：对所述衬底及其上的异质结结构进行清洗及钝化处理。
首先采用丙酮和乙醇对衬底及其上的异质结结构进行清洗；然后将衬底(包括其上的异质结结构，下同，不再赘述)浸泡在稀释的盐酸(HCl和H2O的体积比为1∶10)中，浸泡时间为1min，去除所述帽层上的氧化层；最后采用(NH4)2S饱和溶液对衬底表面进行1min的钝化。
当然，其他实施例中所述稀释的盐酸中HCl和H2O的体积比可以在1∶10～1∶5之间，衬底在稀释的盐酸中浸泡的时间可以为1～3min，衬底在(NH4)2S饱和溶液中浸泡的时间也可以为1～3min。
步骤S3：在所述帽层上依次形成第一金属层和第一介质层。
参考图5，将所述衬底置于EVA450镀膜机中，经过25min蒸发在帽层1上形成30nm厚的金属钨(W)7(第一金属层)。
其他实施例中还可以采用溅射的工艺在所述帽层上形成第一金属层，所述第一金属层还可以为金属钼，所述第一金属层的厚度可以在10～100nm之间。
参考图6，采用Plasma-Therm 790+PECVD(等离子体增强型化学气相沉积)设备，在285℃的条件下经3分14秒，在金属钨7上沉积一层400nm厚的氧化硅(SiO2)介质层8(第一介质层)。
其他实施例中所述第一介质层还可以为氮化硅，所述第一介质层的厚度可以在
之间。
步骤S4：在所述衬底上形成源极和漏极。
该步骤又可包括如下几个步骤：
步骤S41：在所述第一介质层上形成具有台面图案的光刻胶层。
为了制作器件的台面隔离，首先在所述第一介质层上旋涂光刻胶层，然后采用具有台面图案的掩膜版对所述光刻胶层进行曝光，曝光之后显影，形成具有台面图案的光刻胶层。
步骤S42：以所述具有台面图案的光刻胶层为掩膜依次刻蚀所述第一介质层、第一金属层、帽层、腐蚀截止层、势垒层和沟道层，形成台面隔离区。
本步骤中采用ME-3A型多功能磁增强反应等离子体刻蚀机(RIE)，采用SF6气体，在气体流量为20sccm、功率为20W和压强为2.4Pa的条件下刻蚀氧化硅(SiO2)介质层8；刻蚀2分钟后，完成SiO2介质层8的刻蚀，之后将功率调为35W，继续刻蚀3分钟以刻蚀金属钨7、帽层1、腐蚀截止层2、势垒层3和沟道层4；之后放入柠檬酸和双氧水的混合物中浸泡10秒以得到较为光滑的表面。本步骤中刻蚀掉第一介质层8、第一金属层7、帽层1、腐蚀截止层2、势垒层3和沟道层4后所对应的区域即为台面隔离区，具体结构可参见图7。
其他实施例中还可以采用感应耦合等离子体刻蚀(ICP)依次刻蚀所述第一介质层、第一金属层、帽层、腐蚀截止层、势垒层和沟道层，进而形成台面隔离区。
形成台面隔离区后去除所述具有台面图案的光刻胶层。
步骤S43：在所述第一介质层上形成具有源区和漏区图案的光刻胶层。
首先在衬底表面旋涂光刻胶层，然后采用具有源区和漏区图案的掩膜版对所述光刻胶层进行曝光，曝光之后显影，形成具有源区和漏区图案的光刻胶层。
步骤S44：以所述具有源区和漏区图案的光刻胶层为掩膜刻蚀所述第一介质层，形成源区和漏区。
本步骤中以所述具有源区和漏区图案的光刻胶层为掩膜，采用湿法腐蚀(或称湿法刻蚀)工艺刻蚀所述第一介质层，露出第一金属层，从而形成源区和漏区。具体地，本实施例中采用氢氟酸(HF)和氟化铵(NH4F)的混合溶液对氧化硅(SiO2)介质层8在常温下进行选择性湿法腐蚀4分钟，直至露出下层金属钨(W)7，如图8所示。之后去除所述具有源区和漏区图案的光刻胶层。
步骤S45：在所述台面隔离区、源区和漏区处形成第二金属层，即形成了源极和漏极。
参考图9，将所述衬底置于EVA450镀膜机中，通过蒸发工艺在所述台面隔离区、源区和漏区处形成第二金属层9作为源极和漏极。本实施例中所述第二金属层9包括依次蒸发而形成的Ni、Ge、Au，且所形成的Ni、Ge、Au的厚度分别为40nm、40nm、120nm，之后在450℃下退火45s。
其他实施例中所形成的Ni、Ge、Au的厚度可以分别在20～80nm、20～80nm和50～250nm之间，形成Ni、Ge、Au后，可以在200～700℃的温度下进行30～300s的退火。
当然，其他实施例中还可以通过溅射的工艺来形成第二金属层，所述第二金属层还可以包括依次形成的Ti、Pt、Au，所述Ti、Pt、Au的厚度可以分别在20～80nm、20～80nm和50～300nm之间，形成Ti、Pt、Au后，可以在200～700℃的温度下进行30～300s的退火。
步骤S5：依次刻蚀所述第一介质层、第一金属层、帽层、腐蚀截止层和预设厚度的势垒层，形成栅沟槽。
该步骤可包括如下几个步骤：
步骤S51：在所述第一介质层上形成具有栅沟槽图案的光刻胶层。
在所述第一介质层上旋涂光刻胶层，然后采用具有栅沟槽图案的掩膜版对所述光刻胶层进行曝光，曝光之后显影，形成具有栅沟槽图案的光刻胶层。
步骤S52：以所述具有栅沟槽图案的光刻胶层为掩膜依次刻蚀掉对应栅沟槽区的第一介质层和第一金属层。
参考图10，本步骤中以具有栅沟槽图案的光刻胶层10为掩膜依次刻蚀掉对应栅沟槽区的第一介质层8和第一金属层7。具体实施过程中，将所述衬底放入Corial 200L感应耦合等离子体刻蚀机(ICP)中，在真空(压强为2.8Pa)条件下向所述ICP中通入气体流量分别为0.8sccm和20sccm的C2H4和O2，调节ICP的垂直功率为20W、水平功率为180W、偏压为47.4V，首先刻蚀栅沟槽区对应的第一介质层8。之后向ICP中通入60sccm的SF6气体，调节ICP的垂直功率为5W、水平功率为180W，对栅沟槽区对应的第一金属层7进行刻蚀。
采用光学光刻对第一介质层和第一金属层进行刻蚀，刻蚀形成的“窗口”比采用电子束光刻形成的“窗口”要大，但是其尺寸仍然很小，为了后续叙述方便，将图10中虚线框所示区域(包括刻蚀所形成的“窗口”)进行放大，放大结果如图11所示，以下的附图中只显示对应图10中虚线框所示区域，其他区域不再显示。
此步骤完成后去除所述具有栅沟槽图案的光刻胶层。
步骤S53：以栅沟槽区外的第一介质层为掩膜对所述第一金属层进行侧向刻蚀。
参考图12，以栅沟槽区外的第一介质层8为掩膜对所述第一金属层7进行侧向刻蚀。具体实施过程中，将衬底放入Corial 200L感应耦合等离子体刻蚀机(ICP)中，向ICP中通入60sccm的SF6气体，调节ICP的垂直功率为20W，对第一金属层7进行低损伤侧向(或称横向)刻蚀1分钟。
步骤S54：以栅沟槽区外的第一介质层为掩膜对所述帽层和腐蚀截止层进行刻蚀。
参考图13，以栅沟槽区外的第一介质层8为掩膜，采用柠檬酸和双氧水的混合溶液对帽层1和腐蚀介质层2进行选择性腐蚀。
步骤S55：以栅沟槽区外的第一介质层为掩膜刻蚀掉预设厚度的势垒层，从而形成栅沟槽。
参考图14，以栅沟槽区外的第一介质层8为掩膜，采用感应耦合等离子体刻蚀机(ICP)对势垒层3进行低损伤刻蚀，通过控制刻蚀时间刻蚀掉预设厚度的势垒层3，同时保留一定厚度的势垒层3，从而形成栅沟槽11。所述预设厚度可以为5-10纳米。
其他实施例中也可以采用湿法腐蚀工艺去除预设厚度的势垒层。
步骤S6：在所述衬底上形成第二介质层，所述第二介质层覆盖第一介质层表面，且覆盖所述栅沟槽的底部及侧壁。
参考图15，本步骤中采用原子层沉积工艺在所述衬底上形成第二介质层12，所述第二介质层12覆盖第一介质层8表面，且覆盖所述栅沟槽的底部及侧壁。具体地，可以在250℃下沉积
厚的氧化铝作为第二介质层12。
由于第二介质层12覆盖所述栅沟槽的侧壁，即：第二介质层12在横向上“侵占”一定宽度的栅沟槽，从而使得所述栅沟槽的宽度得以进一步减小，通过控制沉积时间可以控制所形成的第二介质层12的厚度，进而可控制栅沟槽的宽度。
本步骤中所形成的第二介质层12在栅沟槽内与第一金属层7和帽层1均不接触。
步骤S7：在栅沟槽内填充栅极材料，从而形成栅极。
参考图16，首先在第二介质层12上形成具有栅沟槽图案的光刻胶层(图中未示出)，然后采用EVA450镀膜机在具有栅沟槽图案的光刻胶层上及栅沟槽内蒸镀栅极材料。本实施例中所述栅极材料包括：依次蒸镀的Pt、Ti、Pt和Au，这四者的厚度可以分别为
和
之后剥离所述具有栅沟槽图案的光刻胶层，同时去除了其上的栅极材料，从而在所述栅沟槽内形成了栅极13。
其他实施例中还可以采用溅射方法在栅沟槽内形成栅极。
步骤S8：刻蚀所述第二介质层形成源漏接触孔。
参考图17，首先在第二介质层12上形成具有源漏接触孔图案的光刻胶层(图中未示出)，之后以所述具有源漏接触孔图案的光刻胶层为掩膜采用稀盐酸(HCl和H2O的体积比为1∶3)对所述第二介质层12进行选择性湿法腐蚀，从而形成源漏接触孔，图17中没有示出源极和漏极。
其他实施例中也可以采用干法刻蚀工艺刻蚀所述第二介质层形成源漏接触孔。
由上可知，本发明所提供的MOS-HEMT器件制作方法，采用光学光刻工艺形成了宽度相对较大的栅沟槽，之后采用原子层沉积工艺在所述栅沟槽内形成了第二介质层，所述第二介质层覆盖所述栅沟槽的底部及侧壁，从而使得所述栅沟槽在横向上的尺寸有所减小，致使后续在栅沟槽内填充栅极材料后所形成的栅极的宽度较小，通过控制所形成的第二介质层的厚度可控制所形成的栅极宽度的大小，进而可制作出深亚微米尺寸的MOS-HEMT器件，因此，本发明所提供的方法由于采用光学光刻形成了深亚微米尺寸的MOS-HEMT器件，因此，降低了生产成本，提高了生产效率。
除此之外，本发明所提供的MOS-HEMT器件制作方法，由于所形成的栅极位于栅沟槽内，因此，栅极距离沟道较近，从而可提高栅控能力。
再有，本发明所提供的MOS-HEMT器件制作方法，由于首先形成了栅沟槽，之后在栅沟槽内形成了第二介质层，最后在栅沟槽内填充栅极材料形成栅极，所述第二介质层的宽度大于所述栅极的宽度，且栅极下方及两侧的第二介质层并未因刻蚀工艺而受到损伤，因此可以进一步降低MOS-HEMT器件的漏电流。
最后，本发明所提供的MOS-HEMT器件制作方法，首先在帽层上依次形成了第一金属层和第一介质层，之后依次刻蚀所述第一介质层、第一金属层、帽层、腐蚀截止层、势垒层和沟道层，形成台面隔离区，接着刻蚀所述第一介质层形成源区和漏区，然后形成源极和漏极，所述第一金属层的形成使得后续形成的源极和漏极之间的距离减小了，器件工作频率得到提高。
实施例二
上述实施例以GaAs为衬底详细描述了MOS-HEMT器件的制作方法，本实施例中以InP为衬底介绍MOS-HEMT器件的制作方法，具体如下：
步骤S11：采用InP作为衬底，并在所述InP衬底上依次形成缓冲层、沟道层、势垒层、腐蚀截止层和帽层，所述缓冲层、沟道层、势垒层、腐蚀截止层和帽层构成InP衬底上的异质结结构。
步骤S12：首先采用丙酮和乙醇对InP衬底及其上的异质结结构进行清洗；之后采用5％的NH4OH溶液对所述异质结结构表面进行处理。
步骤S13：首先采用DP650在所述帽层上溅射一层厚度为60nm的金属钨，溅射速度为
之后采用Plasma-Therm 790+PECVD在300℃的温度下在金属钨上沉积一层70nm厚的氧化硅(SiO2)介质层。
步骤S14：以具有台面图案的光刻胶层为掩膜采用反应离子刻蚀法(RIE)，使用20sccm的CHF3，在功率为20W的条件下刻蚀7分钟以刻蚀所述氧化硅介质层；之后采用流量分别为20sccm和5sccm的SF6和O2，在功率为20W的条件下刻蚀6分钟以刻蚀所述金属钨层、帽层、腐蚀截止层、势垒层和沟道层；最后将衬底放入柠檬酸和双氧水的混合物中10秒以得到较为光滑的表面，从而形成台面隔离区。
步骤S15：以具有源区和漏区图案的光刻胶层为掩膜，采用反应离子刻蚀法(RIE)，使用20sccm的CHF3，在功率为20W的条件下刻蚀7分钟以刻蚀所述氧化硅介质层，从而形成源区和漏区。
步骤S16：使用EVA450镀膜机在台面隔离区、源区和漏区处依次蒸镀厚度分别为25nm、25nm和300nm的Ti、Pt和Au，之后在400℃的条件下退火60s，形成源极和漏极。
步骤S17：以具有栅沟槽图案的光刻胶层为掩膜，采用Corial 200L感应耦合等离子体刻蚀机(ICP)，在气体流量分别为0.8sccm和20sccm的C2H4和O2，垂直功率为20W、水平功率为180W，偏压为47.4V的条件下对所述氧化硅介质层进行刻蚀；之后在60sccm的SF6气体，垂直功率为8W、水平功率为180W，偏压为22.5V的条件下刻蚀1min以刻蚀所述金属钨。
步骤S18：继续运用Corial 200L感应耦合等离子体刻蚀机(ICP)，在60sccm的SF6气体，垂直功率为8W、水平功率为100W，偏压为12V的条件下对所述金属钨进行1min的低损伤侧向刻蚀。
步骤S19：以栅沟槽区外的氧化硅介质层为掩膜，采用柠檬酸和双氧水(体积比为20∶1)的混合物对所述帽层和腐蚀截止层进行选择性腐蚀。
步骤S20：以栅沟槽区外的氧化硅介质层为掩膜，采用Corial 200L感应耦合等离子体刻蚀机(ICP)，在气体流量分别为6sccm、12sccm、3sccm的Cl2、CH4、N2，垂直功率为150W，压强为21Pa的条件下刻蚀10s以刻蚀所述沟道层和预设厚度的势垒层，从而形成栅沟槽。
步骤S21：采用原子层沉积(ALD)工艺在250℃下沉积
厚的氧化铝栅介质，所述氧化铝栅介质覆盖所述栅沟槽的底部及侧壁。
步骤S22：采用EVA450镀膜机在栅沟槽内依次沉积厚度分别为
和
的Pt、Ti、Pt和Au，形成栅金属。
步骤S23：以具有源漏接触孔图案的光刻胶层为掩膜采用稀盐酸(HCl和H2O的体积比为1∶3)对所述氧化铝栅介质进行选择性湿法腐蚀，从而形成源漏接触孔。
实施例三
上面详细描述了本发明所提供的MOS-HEMT器件制作方法，下面介绍本发明所提供的MOS-HEMT器件。
参考图17，本发明所提供的MOS-HEMT器件包括：衬底6，所述衬底6上具有异质结结构，所述异质结结构包括：依次位于衬底6上的缓冲层5、沟道层4、势垒层3、腐蚀截止层2和帽层1；依次位于所述帽层1上的第一金属层7和第一介质层8；位于所述第一介质层8、第一金属层7、帽层1、腐蚀截止层2和势垒层3内的栅沟槽；位于所述栅沟槽内的第二介质层12，所述第二介质层12覆盖栅沟槽的底部及侧壁；位于所述栅沟槽内的第二介质层12上并填充所述栅沟槽的栅极13。
本发明所提供的MOS-HEMT器件，所述栅沟槽内具有第二介质层，所述第二介质层覆盖栅沟槽的底部及侧壁，因此，所述第二介质层在横向上“侵占”栅沟槽内的一定宽度，从而使得填充栅沟槽的栅极的宽度得以减小，故可采用光学光刻形成栅沟槽，通过控制覆盖栅沟槽底部及侧壁的第二介质层的厚度可形成深亚微米尺寸的栅极，从而可降低生产成本，提高生产效率。
本发明所提供的MOS-HEMT器件，由于栅极位于栅沟槽内，因此，栅极距离沟道较近，故栅控能力较高。
本发明所提供的MOS-HEMT器件，由于帽层上具有第一金属层，因此，缩小了源极和漏极之间的距离，从而提高了工作频率。
本发明中对各实施例的描述各有侧重点，相关、相似之处可相互参考。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种MOS-HEMT器件制作方法，其特征在于，包括：
提供衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层和帽层；
在所述帽层上依次形成第一金属层和第一介质层；
在所述衬底上形成源极和漏极；
依次刻蚀所述第一介质层、第一金属层、帽层和预设厚度的势垒层，形成栅沟槽；
在所述衬底上形成第二介质层，所述第二介质层覆盖第一介质层表面，且覆盖所述栅沟槽的底部及侧壁；
在栅沟槽内填充栅极材料，从而形成栅极。
2.根据权利要求1所述的方法，其特征在于，在所述衬底上形成源极和漏极，具体包括：
在所述第一介质层上形成具有台面图案的光刻胶层；
以所述具有台面图案的光刻胶层为掩膜依次刻蚀所述第一介质层、第一金属层、帽层、势垒层和沟道层，形成台面隔离区；
在所述第一介质层上形成具有源区和漏区图案的光刻胶层；
以所述具有源区和漏区图案的光刻胶层为掩膜刻蚀所述第一介质层，形成源区和漏区；
在所述台面隔离区、源区和漏区处形成第二金属层，即形成了源极和漏极。
3.根据权利要求2所述的方法，其特征在于，依次刻蚀所述第一介质层、第一金属层、帽层和预设厚度的势垒层，形成栅沟槽，具体包括：
在所述第一介质层上形成具有栅沟槽图案的光刻胶层；
以所述具有栅沟槽图案的光刻胶层为掩膜依次刻蚀掉对应栅沟槽区的第一介质层和第一金属层；
以栅沟槽区外的第一介质层为掩膜对所述第一金属层进行侧向刻蚀；
以栅沟槽区外的第一介质层为掩膜对所述帽层进行刻蚀；
以栅沟槽区外的第一介质层为掩膜刻蚀掉预设厚度的势垒层，从而形成栅沟槽。
4.根据权利要求1所述的方法，其特征在于，在所述衬底上形成第二介质层采用原子层沉积工艺。
5.根据权利要求2所述的方法，其特征在于，所述第二金属层采用蒸发或溅射的方式而形成；且所述第二金属层包括依次形成的Ni、Ge、Au，或者，依次形成的Ti、Pt、Au。
6.根据权利要求2所述的方法，其特征在于，形成台面隔离区时采用反应离子刻蚀工艺或感应耦合等离子体刻蚀工艺。
7.根据权利要求2所述的方法，其特征在于，形成源区和漏区时采用湿法腐蚀工艺。
8.根据权利要求3所述的方法，其特征在于，对所述第一金属层进行侧向刻蚀及对所述帽层进行刻蚀均采用选择性湿法腐蚀工艺。
9.根据权利要求3所述的方法，其特征在于，刻蚀掉对应栅沟槽区的第一介质层和第一金属层及刻蚀掉预设厚度的势垒层均采用感应耦合等离子体刻蚀工艺。
10.一种MOS-HEMT器件，其特征在于，包括：
衬底，所述衬底上具有异质结结构，所述异质结结构包括：依次位于衬底上的缓冲层、沟道层、势垒层和帽层；
位于所述帽层上的第一金属层和第一介质层；
位于所述第一介质层、第一金属层、帽层和势垒层内的栅沟槽；
位于所述栅沟槽内的第二介质层，所述第二介质层覆盖栅沟槽的底部及侧壁；
位于所述栅沟槽内的第二介质层上并填充所述栅沟槽的栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110221372.3A CN102916043B (zh) | 2011-08-03 | 2011-08-03 | Mos-hemt器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110221372.3A CN102916043B (zh) | 2011-08-03 | 2011-08-03 | Mos-hemt器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102916043A true CN102916043A (zh) | 2013-02-06 |
| CN102916043B CN102916043B (zh) | 2015-07-22 |
Family
ID=47614349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110221372.3A Active CN102916043B (zh) | 2011-08-03 | 2011-08-03 | Mos-hemt器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102916043B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014165638A1 (en) * | 2013-04-03 | 2014-10-09 | Texas Instruments Incorporated | Method of forming transistor with metal contacts in barrier layer |
| CN104467775A (zh) * | 2013-09-20 | 2015-03-25 | 富士通株式会社 | 共源共栅晶体管和控制共源共栅晶体管的方法 |
| WO2017088253A1 (zh) * | 2015-11-24 | 2017-06-01 | 中国科学院苏州纳米技术与纳米仿生研究所 | 抑制电流崩塌效应的增强型hemt器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051478A (en) * | 1997-12-18 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of enhancing trench edge oxide quality |
| CN101180737A (zh) * | 2003-12-30 | 2008-05-14 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN101789446A (zh) * | 2010-02-09 | 2010-07-28 | 中国科学院上海技术物理研究所 | 一种双异质结mos-hemt器件 |
| CN102017160A (zh) * | 2008-04-23 | 2011-04-13 | 特兰斯夫公司 | 增强模式ⅲ-n的hemt |
-
2011
- 2011-08-03 CN CN201110221372.3A patent/CN102916043B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051478A (en) * | 1997-12-18 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of enhancing trench edge oxide quality |
| CN101180737A (zh) * | 2003-12-30 | 2008-05-14 | 飞兆半导体公司 | 功率半导体器件及制造方法 |
| CN102017160A (zh) * | 2008-04-23 | 2011-04-13 | 特兰斯夫公司 | 增强模式ⅲ-n的hemt |
| CN101789446A (zh) * | 2010-02-09 | 2010-07-28 | 中国科学院上海技术物理研究所 | 一种双异质结mos-hemt器件 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014165638A1 (en) * | 2013-04-03 | 2014-10-09 | Texas Instruments Incorporated | Method of forming transistor with metal contacts in barrier layer |
| US9443737B2 (en) | 2013-04-03 | 2016-09-13 | Texas Instruments Incorporated | Method of forming metal contacts in the barrier layer of a group III-N HEMT |
| US9818839B2 (en) | 2013-04-03 | 2017-11-14 | Texas Instruments Incorporated | Method of forming metal contacts in the barrier layer of a group III-N HEMT |
| US10374057B2 (en) | 2013-04-03 | 2019-08-06 | Texas Instruments Incorporated | Method of forming metal contacts in the barrier layer of a group III-N HEMT |
| US10707323B2 (en) | 2013-04-03 | 2020-07-07 | Texas Instruments Incorporated | Method of forming metal contacts in the barrier layer of a group III-N HEMT |
| CN104467775A (zh) * | 2013-09-20 | 2015-03-25 | 富士通株式会社 | 共源共栅晶体管和控制共源共栅晶体管的方法 |
| CN104467775B (zh) * | 2013-09-20 | 2018-06-15 | 富士通株式会社 | 共源共栅晶体管和控制共源共栅晶体管的方法 |
| WO2017088253A1 (zh) * | 2015-11-24 | 2017-06-01 | 中国科学院苏州纳米技术与纳米仿生研究所 | 抑制电流崩塌效应的增强型hemt器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102916043B (zh) | 2015-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101691717B1 (ko) | 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법 | |
| KR101653467B1 (ko) | 반도체 장치 및 그의 형성 | |
| CN111799173A (zh) | 半导体元件的制造方法以及等离子体处理装置 | |
| CN102637726A (zh) | MS栅GaN基增强型高电子迁移率晶体管及制作方法 | |
| TW200839866A (en) | Methods for recess etching | |
| CN106128942A (zh) | 一种消除碳化硅器件终端刻蚀中微掩膜的方法 | |
| JP5645766B2 (ja) | ＧａＮベースの薄膜トランジスタの製造方法 | |
| JP4961668B2 (ja) | 半導体装置の製造方法 | |
| WO2022165884A1 (zh) | 一种新型增强型GaN HEMT器件结构 | |
| CN100495681C (zh) | 半导体器件的制造方法 | |
| US11127840B2 (en) | Method for manufacturing isolation structure for LDMOS | |
| JP2005056868A (ja) | 炭化珪素半導体装置の製造方法 | |
| TW201519310A (zh) | 減輕自我對準圖案化蝕刻中之非對稱輪廓 | |
| CN116013989A (zh) | 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法 | |
| CN102916043B (zh) | Mos-hemt器件及其制作方法 | |
| CN102446724B (zh) | 一种制作栅极的方法 | |
| TW200522197A (en) | Plasma treatment and etching process for ultra-thin dielectric films | |
| CN102646705A (zh) | MIS栅GaN基增强型HEMT器件及制作方法 | |
| CN102543716B (zh) | 金属硅化物阻挡层的形成方法 | |
| US20070254452A1 (en) | Mask structure for manufacture of trench type semiconductor device | |
| CN117080255B (zh) | 一种具有冲击能量释放能力的GaN HEMT晶体管及其制作方法 | |
| Li et al. | Morphology improvement of SiC trench by inductively coupled plasma etching using Ni/Al2O3 bilayer mask | |
| CN110707158A (zh) | 阳极边缘浮空的GaN微波二极管及制备方法 | |
| CN103531476B (zh) | 半导体器件制造方法 | |
| Ahn et al. | Etch challenges for 1xnm NAND flash |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |