CN102832929A - 一种同时实现奇数整数分频与选通信号的电路 - Google Patents

Abstract

本发明公开一种同时实现奇数整数分频与选通信号的电路，包括两倍频电路、整数分频电路和选通信号生成电路，其中，两倍频电路的输入端连接单端时钟信号，输出端连接整数分频电路的输入端，所述整数分频电路生成奇数整数分频时钟信号输出，该输出信号还同时作为中间信号送入选通信号生成电路，由该选通信号生成电路生成非交叠连续选通信号。此种电路结构既可生成奇数整数分频时钟输出，还可生成相应路数的非交叠连续选通信号，为后续电路提供选通使能信号，达到简化设计难度、缩小电路规模、提高集成度的目的。

Description

一种同时实现奇数整数分频与选通信号的电路

技术领域

 本发明属于集成电路设计与制造领域，特别涉及一种可同时实现奇数整数分频与选通信号的电路结构。

背景技术

 在集成电路领域，锁相环电路与复接器是常用的功能模块，特别是在一些集成度较高的片上系统应用方面，往往两者集成在一个芯片中。所以减小整体电路规模，减小电路复杂度，对提高芯片集成度和性能稳定性有着重要的意义。

复接器电路通常需要一组非交叠连续选通信号，对多路输入进行选通控制。一般情况下，需要一个独立的非交叠连续选通信号生成电路，在时钟的作用下，为复接器电路提供选通信号。锁相环电路中，含有分频电路，其电路中部分功能与非交叠连续选通信号生成电路有相似之处。

因此，在实现锁相环中的分频功能的同时，实现非交叠连续选通信号，对降低芯片规模，提高芯片集成度有重要作用。

发明内容

 本发明的目的，在于提供一种同时实现奇数整数分频与选通信号的电路，其既可生成奇数整数分频时钟输出，还可生成相应路数的非交叠连续选通信号，为后续电路（如复接器）提供选通使能信号。

为了达成上述目的，本发明的解决方案是：

一种同时实现奇数整数分频与选通信号的电路，包括两倍频电路、整数分频电路和选通信号生成电路，其中，两倍频电路的输入端连接单端时钟信号，输出端连接整数分频电路的输入端，所述整数分频电路生成奇数整数分频时钟信号输出，该输出信号还同时作为中间信号送入选通信号生成电路，由该选通信号生成电路生成非交叠连续选通信号。

上述两倍频电路包括两个反相器、一个异或门和一个电容，其中，两个反相器的输入端均输入单端时钟信号，输出端分别连接异或门的输入端，所述异或门输出两倍频时钟信号；所述任一反相器的输出端还经由电容接地。

上述整数分频电路包括n个分频锁存器和一个(n-1)输入的与非门，其中n为奇数，且为所需的分频数；所述第一至(n-1)分频锁存器依次串行连接，前一个分频锁存器的同相输出端连接后一个分频锁存器的输入端，该(n-1)个分频锁存器的时钟控制端均连接两倍频时钟信号，且同相输出端分别连接与非门的输入端，该与非门的输出端分别连接第n分频锁存器的时钟控制端和第一分频锁存器的输入端；所述第n分频锁存器的反相输出端与其输入端连接，所述第n分频锁存器的同相输出端输出奇数整数n分频时钟信号，第一至(n-1)分频锁存器的同相输出端及与非门的输出端共输出n路中间信号。

上述选通信号生成电路包括(n+1)个选通锁存器，其中n为奇数，且为所需的分频数；所述第(n+1)选通锁存器反相输出端和输入端相连接，其时钟控制端连接两倍频时钟信号，同相输出信号分别作为第一至n选通锁存器的时钟控制信号；所述第一至n选通锁存器的的输入端分别连接前述n路中间信号，而反相输出端输出n路非交叠连续选通信号。

采用上述方案后，本发明利用整数n分频电路的中间信号，通过由一组锁存器构成的选通信号生成电路，即可生成n路非交叠连续选通信号，达到简化设计难度、缩小电路规模、提高集成度的目的。

附图说明

 图1是本发明的电路框图；

图2是本发明中两倍频电路的电路结构图；

图3是本发明中整数分频电路的电路结构图；

图4是图3所示整数分频电路的波形示意图；

图5是本发明中选通信号生成电路的电路结构图；

图6是图5所示选通信号生成电路的波形示意图。

具体实施方式

 以下将结合附图，对本发明的技术方案进行详细说明。

如图1所示，本发明提供一种同时实现奇数整数分频与选通信号的电路，包括两倍频电路、整数分频电路和选通信号生成电路，其中，输入的单端时钟信号依次通过两倍频电路和整数分频电路后，生成奇数整数分频时钟输出；所述整数分频电路生成的中间信号通过选通信号生成电路能生成相应路数的非交叠连续选通信号，从而为后续电路（如复接器）提供选通使能信号。下面将对各组成电路进行详细介绍。

如图2所示，是本发明中两倍频电路的一种实现电路图，包括两个反相器INV1、INV2、一个异或门XOR和一个电容C，其中，两个反相器INV1、INV2的输入端均用于输入时钟信号，而输出端分别连接异或门XOR的输入端，该异或门XOR的输出端则用于输出时钟信号；所述反相器INV2的输出端还经由电容C接地。

工作时，输入时钟信号clk1同时输入给两倍频电路中的两个反相器INV1、INV2，由于反相器INV2的输出受到电容C充电时间的影响，与反相器INV1的输出相比会有一定的延时，再通过异或门XOR逻辑运算之后，会生成频率为输入时钟信号clk1两倍的时钟信号clk2，如图2所示。在不同的频率范围里，通过调整电容C的大小，可以改变两倍频时钟信号clk2的输出占空比，适当地选择时钟信号clk2的占空比可以确保整个电路的正常工作。该电路的特点在于：对时钟信号clk2的占空比要求不高，即便时钟信号clk2的占空比低至10%，整个电路依然可以正常工作。

如图3所示，是本发明中整数分频电路的一种电路实现结构，包括n个锁存器DFFa₁至DFFa_n和一个(n-1)输入的与非门NAND，其中n为奇数，即电路整体所需的分频数，所述(n-1)个锁存器DFFa₁至DFFa_n-1中，第一个锁存器DFFa₁的同相输出端连接第二个锁存器DFFa₂的输入端，第二个锁存器DFFa₂的同相输出端连接第三个锁存器DFFa₃的输入端，依次串行连接至第(n-1)个锁存器DFFa_n-1，第(n-2)个锁存器DFFa_n-2的同相输出端连接第(n-1)个锁存器DFFa_n-1的输入端，这(n-1)个锁存器均使用同一时钟信号clk2控制，各自的同相输出信号D₁至D_n-1作为中间信号输出；所述同相输出信号D₁至D_n-1还分别连接与非门NAND的输入端，该与非门NAND的输出端则分别连接第一个锁存器DFFa₁的输入端和第n个锁存器DFFa_n的时钟控制端，与非门NAND输出的中间信号D_n既作为锁存器DFFa₁的输入信号，还作为锁存器DFFa_n的时钟控制信号，且所述锁存器DFFa_n的反相输出端连接其自身的输入端。

所述整数分频电路在工作时，只有当与非门NAND的所有输入信号D₁至D_n-1均为高电平（逻辑“1”）时，输出中间信号D_n才为低电平（逻辑“0”），因此，在时钟信号clk2的作用下，(n-1)个串行的锁存器DFFa₁至DFFa_n-1以及与非门NAND共输出n个中间信号D₁至D_n，形成连续反复出现的“0”，且“0”的脉冲宽度为时钟信号clk2的一个周期，如图4所示，中间信号D_n经锁存器DFFa_n的两倍频，形成占空比为50%的输出时钟信号clk3，其频率为时钟信号clk2的1/2n，即时钟信号clk1的1/n，从而实现输入时钟信号的n分频，即为最终需要的奇数整数n分频时钟信号。

图5所示是本发明中选通信号生成电路的连接图，包括(n+1)个锁存器DFFb₁至DFFb_n+1，其中，第一个锁存器DFFb₁至第n个锁存器DFFb_n的输入信号分别为整数分频电路所输出的中间信号D₁至D_n，该第一个锁存器DFFb₁至第n个锁存器DFFb_n的反相输出端输出n路非交叠连续选通信号S₁至S_n；所述第(n+1)个锁存器DFFb_n+1的反相输出端连接其自身的输入端，其时钟控制端连接时钟信号clk2，经两倍频后由同相输出端输出时钟信号clk2s作为锁存器DFFb₁至DFFb_n的时钟控制信号，从而锁存非交叠连续选通信号S₁至S_n；由于时钟信号clk2s的周期为中间信号D₁至D_n负脉宽的两倍，所以生成的S₁至S_n会有相互交叠的部分，由于该电路用以实现奇数分频，即n为奇数，因此在作为选通控制信号使用的时候，按照S₁→S₃→S₅→……→S_n→S₂→S₄→S₆→……→S_n-3→S_n-1的顺序，即可作为连续不交叠的选通信号，如图6所示。

综上，本发明可实现指输入单端时钟信号clk1，即可同时生成奇数整数n分频的时钟信号clk3和非交叠连续选通信号S₁至S_n。

以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (4)

1.一种同时实现奇数整数分频与选通信号的电路，其特征在于：包括两倍频电路、整数分频电路和选通信号生成电路，其中，两倍频电路的输入端连接单端时钟信号，输出端连接整数分频电路的输入端，所述整数分频电路生成奇数整数分频时钟信号输出，该输出信号还同时作为中间信号送入选通信号生成电路，由该选通信号生成电路生成非交叠连续选通信号。

2.如权利要求1所述的一种同时实现奇数整数分频与选通信号的电路，其特征在于：所述两倍频电路包括两个反相器、一个异或门和一个电容，其中，两个反相器的输入端均输入单端时钟信号，输出端分别连接异或门的输入端，所述异或门输出两倍频时钟信号；所述任一反相器的输出端还经由电容接地。

3.如权利要求2所述的一种同时实现奇数整数分频与选通信号的电路，其特征在于：所述整数分频电路包括n个分频锁存器和一个(n-1)输入的与非门，其中n为奇数，且为所需的分频数；所述第一至(n-1)分频锁存器依次串行连接，前一个分频锁存器的同相输出端连接后一个分频锁存器的输入端，该(n-1)个分频锁存器的时钟控制端均连接两倍频时钟信号，且同相输出端分别连接与非门的输入端，该与非门的输出端分别连接第n分频锁存器的时钟控制端和第一分频锁存器的输入端；所述第n分频锁存器的反相输出端与其输入端连接，所述第n分频锁存器的同相输出端输出奇数整数n分频时钟信号，第一至(n-1)分频锁存器的同相输出端及与非门的输出端共输出n路中间信号。

4.如权利要求3所述的一种同时实现奇数整数分频与选通信号的电路，其特征在于：所述选通信号生成电路包括(n+1)个选通锁存器，其中n为奇数，且为所需的分频数；所述第(n+1)选通锁存器反相输出端和输入端相连接，其时钟控制端连接两倍频时钟信号，同相输出信号分别作为第一至n选通锁存器的时钟控制信号；所述第一至n选通锁存器的的输入端分别连接前述n路中间信号，而反相输出端输出n路非交叠连续选通信号。

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