CN102799211B - 内部时钟门控装置 - Google Patents
内部时钟门控装置 Download PDFInfo
- Publication number
- CN102799211B CN102799211B CN201110317859.1A CN201110317859A CN102799211B CN 102799211 B CN102799211 B CN 102799211B CN 201110317859 A CN201110317859 A CN 201110317859A CN 102799211 B CN102799211 B CN 102799211B
- Authority
- CN
- China
- Prior art keywords
- output terminal
- input end
- phase inverter
- signal
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003068 static effect Effects 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims description 32
- 229910044991 metal oxide Inorganic materials 0.000 claims description 30
- 150000004706 metal oxides Chemical class 0.000 claims description 30
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000013256 coordination polymer Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Logic Circuits (AREA)
Abstract
内部时钟门控装置包括:静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为,使得当时钟使能信号具有逻辑高状态时,多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面,当时钟使能信号具有逻辑低状态时,多米诺逻辑模块的输出生成逻辑低信号。此外,静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
Description
技术领域
本发明涉及集成电路领域,更具体地,涉及一种内部时钟门控装置。
背景技术
各种电池供电便携式装置,例如移动电话、笔记本计算机等变得流行。每个便携式装置可以利用多个集成电路。为了延长便携式器件的电池寿命,集成电路的功耗成为关注事项。已经采用了各种节能方法,从而改善了便携式器件的功耗。在这些方法中,降低时钟网络功耗成为有效方法,从而降低了包括多个高性能数字系统的现代便携式器件的总功耗。
数字系统可以包括各种同步电路,该同步电路需要将所有的部件同步的时钟。当半导体技术进一步发展时,时钟信号的频率也提高了。结果,因此,时钟网络的功耗增加。内部时钟门控是一种有效的技术,从而降低了电池供电数字系统的总时钟网络功耗。更具体地来说,当在一些特定时钟周期期间不使用数字系统的一些电路时,内部时钟门控技术关闭该数字系统的一些电路的时钟。通过关闭不工作电路的时钟,内部时钟门控技术可以防止不工作的电路消耗不必要的功率,从而延长了电池供电的数字系统的电池寿命。
可以通过至少利用诸如上升沿触发的D触发器的锁存器来实施内部时钟门控。然而,锁存器电路可能导致两种类型的延迟,即,传播延迟以及设置和保持时间延迟。将数字电路的传播延迟定义为在输入变化和输出变化之间的时间数量。将该改变确定为输入信号的50%的点至输出信号的50%的点。传播延迟涉及在逻辑门内的晶体管的开关时间。在锁存器电路中,主要延迟源为CP-to-Q延迟,将该延迟限定为在锁存器的时钟信号的改变和输出信号Q的相应改变之间的延迟时间的数量。
另一方面,将设置时间定义为最小周期,其中,在将时钟信号的上升沿施加给D触发器以前,数据信号保持稳定。在这种周期期间,有效的和不变的数据信号可以防止触发器进入亚稳态,其中,D触发器的输出不可预测。此外,D触发器的输出可以在逻辑低状态和逻辑高状态之间震荡。同样地,将保持时间限定为在时钟信号的上升沿以后的周期。类似地,在指定的保持时间期间,数据信号必须保持有效和不变,从而使得触发器可以生成有效输出。同步电路的设置时间和保持时间可以基于不同半导体工艺改变。典型设置和保持时间可以小于100皮秒。
当现代计算机能力发展并且核心处理器可以按GHz级工作的时候,来自内部时钟门控的延迟时间可以对核心处理器单元的性能产生负面影响。此外,较长的延迟时间可能阻止核心处理器单元通过进一步提高其工作频率来实现高性能。而且,在高工作频率中,为了降低总功耗,通过利用内部时钟门控来降低不必要的功耗是延长电池寿命的必要步骤。
发明内容
为解决上述问题,本发明提供了一种装置,包括:静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及多米诺逻辑模块,被配置为从静态逻辑模块的输出端接收时钟信号和控制信号。
其中,静态逻辑模块包括:延迟生成器,被配置为接收时钟信号;第一逻辑门,被配置为接收时钟使能信号和测试使能信号;以及第二逻辑门,其第一输入端连接至延迟生成器的输出端,其第二输入端连接至第一逻辑门的输出端。
其中,第一逻辑门为NOR门;以及第二逻辑门为NOR门。
其中,测试使能信号被配置为使得:当测试使能信号具有逻辑高状态时,静态逻辑模块和多米诺逻辑模块实施扫描测试;以及当测试使能信号具有逻辑低状态时,静态逻辑模块和多米诺逻辑模块在正常模式下工作。
其中,延迟生成器包括:第一反相器,被配置为接收时钟信号;以及第二反相器,其输入端连接至第一反相器的输出端,其输出端连接至第二逻辑门的第一输入端。
其中,静态逻辑模块和多米诺逻辑模块被配置为使得:当时钟使能信号具有逻辑高状态时,多米诺逻辑模块的输出端生成相位与时钟信号类似的信号;以及当时钟使能信号具有逻辑低状态时,多米诺逻辑模块的输出端生成逻辑低信号。
其中,多米诺逻辑模块包括:输入级,其输入端连接至时钟信号;反相器,其输入端连接至输入级的输出端;以及完全保持器模块,具有连接至输入级的输出端的输出端和输入端。
其中,完全保持器模块包括:第一反相器,其输入端连接至输入级的输出端;以及第二反相器,其输入端连接至第一反相器的输出端,其输出端连接至输入级的输出端。
其中,输入级包括:第一p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势;第一n型金属氧化物半导体NMOS晶体管,其漏极连接至第一PMOS晶体管的漏极,其栅极连接至第一PMOS晶体管的栅极并且进一步连接至时钟信号;以及第二NMOS晶体管,其源极接地,其漏极连接至第一NMOS晶体管的源极,以及其栅极连接至静态逻辑模块的输出端。
此外,本发明还提供了一种系统,包括:内部时钟门控装置,包括:静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及多米诺逻辑模块,被配置为从静态逻辑模块的输出端接收时钟信号和控制信号;以及多个电路,具有连接至内部时钟门控装置的输出端的时钟输入端。
其中,内部时钟门控装置被配置为使得:当时钟使能信号具有逻辑高状态时,内部时钟门控装置的输出端生成相位与时钟信号类似的信号;以及当时钟使能信号具有逻辑低状态时,内部时钟门控装置的输出端生成逻辑低信号。
其中,内部时钟门控装置被配置为使得:当多个电路工作时,内部时钟门控装置的输出端生成相位与时钟信号类似的信号;以及当多个电路不工作时,内部时钟门控装置的输出端生成逻辑低信号。
其中,静态逻辑模块包括:延迟生成器,被配置为接收时钟信号;第一逻辑门,被配置为接收时钟使能信号和测试使能信号;以及第二逻辑门,其第一输入端连接至延迟生成器的输出端,其第二输入端连接至第一逻辑门的输出端。
其中,第一逻辑门为NOR门,并且第二逻辑门为NOR门。
其中,第一逻辑门和第二逻辑门中的至少一个包括:第一反相器,具有被配置为接收时钟使能信号的输入端;第二反相器,具有被配置为接收测试使能信号的输入端;以及AND门,其第一输入端连接至第一反相器的输出端,其第二输入端连接至第二反相器的输出端。
其中,多米诺逻辑模块包括:输入级,其输入端被配置为接收时钟信号;反相器,其输入端连接至输入级的输出端;以及完全保持器模块,具有连接至输入级的输出端的输出端和输入端。
其中,完全保持器模块包括:第一反相器,其输入端连接至输入级的输出端;第一p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势,其栅极连接至第一反相器的输出端,以及其漏极连接至第一反相器的输入端;第一n型金属氧化物半导体NMOS晶体管,其漏极连接至第一反相器的输入端,其栅极连接至时钟信号;以及第二NMOS晶体管,其漏极连接至第一NMOS晶体管的源极,其栅极连接至第一反相器的输出端,以及其源极接地。
其中,完全保持器模块包括:第一反相器,其输入端连接至输入级的输出端;第一PMOS晶体管,其源极连接至一电压电势,其栅极连接至第一反相器的输出端;第二PMOS晶体管,其源极连接至第一PMOS晶体管的漏极,其栅极连接至时钟信号的反相信号,其漏极连接至第一反相器的输入端;第一NMOS晶体管,其漏极连接至第一反相器的输入端,其栅极连接至时钟信号;以及第二NMOS晶体管,其漏极连接至第一NMOS晶体管的源极,其栅极连接至第一反相器的输出端,以及其源极接地。
此外,还提供了一种电路,包括:静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及多米诺逻辑模块,被配置为从静态逻辑模块的输出端接收时钟信号和控制信号,其中,当时钟使能信号具有逻辑高状态时,多米诺逻辑模块的输出端生成相位与时钟信号类似的信号,以及当时钟使能信号具有逻辑低状态时,多米诺逻辑模块的输出端生成逻辑低信号。
其中,多米诺逻辑模块包括:输入级,包括:串联连接的第一p型金属氧化物半导体PMOS晶体管、第一n型金属氧化物半导体NMOS晶体管、和第二NMOS晶体管;反相器的输入端连接至输入级的输出端;以及完全保持器模块,包括:第一反相器,其输入端连接至输入级的输出端;第二PMOS晶体管,其源极连接至一电压电势,其栅极连接至第一反相器的输出端,第三PMOS晶体管,其源极连接至第一PMOS晶体管的漏极,其栅极连接至时钟信号的反相信号,其漏极连接至第一反相器的输入端;以及第三NMOS晶体管,其漏极连接至第一NMOS晶体管的源极,其栅极连接至第一反相器的输出端,以及其源极接地。
其中,静态逻辑模块包括:延迟生成器,被配置为接收时钟信号;第一逻辑电路,被配置为实施逻辑NOR功能,具有接收时钟使能信号的第一输入端和接收测试使能信号的第二输入端;以及第二逻辑电路,被配置为实施逻辑NOR功能,具有连接至延迟生成器的输出端的第一输入端和连接至第一逻辑电路的输出端的第二输入端。
附图说明
为了更好地理解本发明及其优点,现在将结合附图所进行的以下描述作为参考,其中:
图1示出了根据实施例的内部时钟门控装置的框图;
图2示出了在图1中所示的内部时钟门控装置的详细原理图;
图3示出了示出在图2中所示的内部时钟门控装置的工作原理的时序图;
图4A-图4C示出了通过利用静态逻辑时钟和多米诺(domino)逻辑时钟形成内部时钟门控装置的优点;
图5示出了根据另一实施例的完全保持器的第二示例性实施例;
图6示出了完全保持器的第三示例性实施例的原理图;
图7示出了包括在图6中所示的完全保持器的多米诺逻辑时钟的原理图;以及
图8示出了静态逻辑时钟的第二示例性实施例的原理图。
除非另有说明,否则在不同附图中的相应数字和符号通常指的是相应部件。为了清晰地示出各个实施例的相关方面,绘制附图,并且没有必要按比例绘制。
具体实施方式
下面,详细讨论本发明优选实施例的制造和使用。然而,应该理解,本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式,而不用于限制本发明的范围。
将在上下文中关于优选实施例描述了本发明,内部时钟门控装置包括多米诺逻辑时钟和静态逻辑时钟。然而,还可以将本发明应用于各种时钟门控电路。
最初,参照图1,根据实施例示出了内部时钟门控(gating)装置的框图。内部时钟门控装置100包括:静态逻辑模块102和多米诺逻辑模块104。多米诺逻辑模块104包括:第一输入,连接至时钟信号CP;以及第二输入,连接至静态逻辑模块102的输出。静态逻辑模块102具有:第一输入,连接至时钟信号CP;第二输入,连接至时钟使能信号E;以及第三输入,连接至测试使能信号TE。应该注意,当将测试使能信号TE设置为逻辑高状态时,内部时钟门控装置100可以实施扫描测试。另一方面,当将测试使能信号TE设置为逻辑低状态时,内部时钟门控装置100在正常模式下工作。
当内部时钟门控装置100在正常模式下工作时,响应于时钟使能信号E的状态,多米诺逻辑时钟104可以提供用于各种同步电路的时钟信号,将该各种同步电路连接至多米诺逻辑模块104的输出Q。反之,当连接至多米诺逻辑模块104的输出Q的同步电路不工作时,时钟使能信号E可以改变其状态,并且关闭在多米诺逻辑模块104的输出Q处的时钟信号。下文中,将关于图2和图3描述用于静态逻辑模块和多米诺逻辑模块的具体工作原理。
图2示出了在图1中所示的内部时钟门控装置的具体原理图。根据实施例,静态逻辑模块102可以包括:第一反相器204、第二反相器206、第一或非门(NOR门)212、以及第二NOR门214。串联连接第一反相器204和第二反相器206,该串联电路具有连接至时钟信号CP的输入。如图2所示,通过第一反相器204和第二反相器206所形成的电路等效于缓冲器,因此,在第二反相器206的输出处的信号与时钟信号CP相同,但是由于来自第一反相器204和第二反相器206的传播延迟所导致的时移。在通篇描述中,作为选择,将在第二反相器206的输出处的信号称作CP′。
第一NOR门212具有两个输入,这两个输入分别连接至时钟控制信号E和测试控制信号TE。将第一NOR门212的输出连接至第二NOR门214的一个输入。第二NOR门214的另一输入端连接至第二反相器206的输出。在正常工作模式(TE为低电平)下,根据NOR门的工作原理,当时钟控制信号E为高电平时,第一NOR门212(称作E′)的输出为低电平。即,第二NOR门214的第二输入端为低电平。下文中,将关于图3描述静态逻辑模块102的具体操作。
多米诺逻辑模块104包括:第一PMOS晶体管Q1、第一NMOS晶体管Q2、第二NMOS晶体管Q3、第三反相器208、以及完全保持器模块202。将第一PMOS晶体管Q1、第一NMOS晶体管Q2、以及第二NMOS晶体管Q3串联连接。更具体地来说,第一PMOS晶体管Q1具有:源极,连接至电压电势VDD;漏极,连接至第一NMOS晶体管Q2的漏极;栅极,连接至第一NMOS晶体管Q2的栅极并且进一步连接至时钟信号CP。将第一NMOS晶体管Q2的源极连接至第二NMOS晶体管Q3的漏极。第二NMOS晶体管Q3具有接地的源极。此外,将来自静态逻辑模块102的输出信号Net_A连接至第二NMOS晶体管Q3的栅极。在第一PMOS晶体管Q1和第一NMOS晶体管Q2之间的结点为信号总线,将该信号总线称作Net_B。经由第三缓冲器208将总线Net_B连接至多米诺逻辑模块104的输出Q。在总线Net_B处接合完全保持器202。如图2所示,两个一个接一个地连接的反相器形成完全保持器模块202。当第一PMOS晶体管Q1和第二NMOS晶体管Q3截止并且总线Net_B开始浮置时,完全保持器模块202能够保持总线Net_B上的最后的有效逻辑值。下文中,将关于图3描述完全保持器模块202的具体工作原理。
图3示出了示出在图2中所示的内部时钟门控装置的工作原理的时序图。如上文关于图2所述的,内部时钟门控装置100可以包括各种逻辑门。基于图2中所示的电路,时序图详细示出了图2中的逻辑门怎样响应于有关时间的输入信号。如图3所示,可能存在四个时钟周期。假设时钟使能信号E在时钟信号CP的开始的两个周期期间具有逻辑高状态,并且在时钟信号CP的最后两个周期期间为逻辑低状态。根据内部时钟门控装置100的操作,当时钟使能信号E具有逻辑高状态时,将时钟信号从内部时钟门控装置100的输入传送至输出。另一方面,当时钟使能信号E具有逻辑低状态时,时钟信号CP不工作并且内部时钟门控装置100的输出保持低电平。将内部时钟门控装置100的特征用于降低时钟网络功耗。例如,在数字系统中,当数字系统检测到连接至时钟信号的电路不工作时,系统功率管理单元(未示出)可以将时钟使能信号E设置为低。响应于时钟使能信号E的逻辑低电平,因此,内部时钟门控装置100可以关闭时钟信号CP。总之,具有内部时钟门控装置的优选特征为数字系统可以关闭一些不工作电路的时钟信号,从而使得可以降低总功耗。
在图3中,假设时钟信号CP和时钟使能信号E为初始值“0”。在第一时间点处(标示1的虚线),产生时钟使能信号E的上升沿。结果,第一NOR门212(没有示出,而是在图2中所示的)的输出E′从逻辑高状态改变为逻辑低状态。因为CP′在相位上与CP相同,但是具有时间延迟,所以CP′保持为低。响应于CP′的逻辑低状态和E′的逻辑低状态,第二NOR栅极214(在图2中所示的)生成总线Net_A处的逻辑高状态。多米诺逻辑模块104(图2中所示的)接收总线Net_A的逻辑高信号和时钟信号CP的逻辑低信号。如图2所示,CP的逻辑低将第一PMOS晶体管Q1导通。同时,CP的逻辑低将第一NMOS晶体管Q2截止。结果,因为通过导通的PMOS晶体管Q1将总线Net_B连接至电压电势VDD,所以总线Net_B为逻辑高状态。此外,响应于总线Net_B的逻辑高状态,内部时钟门控装置100的输出Q生成逻辑低信号。
在第二时间点处(标示为2的虚线),产生时钟信号CP的上升沿。因为通过第一反相器204和第二反相器206所形成的缓冲器导致在CP的上升沿和CP′的上升沿之间的延迟。结果,总线Net_A保持高电平直到产生CP′的上升沿的第三时间点(标示为3的虚线)。在第二时间点和第三时间点之间的周期期间,总线Net_A的逻辑高和CP的逻辑高都导致Net_B的逻辑状态改变。尤其是,总线Net_A的逻辑高将第二NMOS Q3导通并且CP的逻辑高将第一NMOS Q2导通。接通的Q2和Q3将总线Net_B接地,从而使得将总线Net_B下拉至逻辑低状态。响应于总线Net_B的改变,内部时钟门控装置100的输出在第二时间点和第三时间点之间的周期期间生成逻辑高信号。
在第三时间点处,产生CP′的上升沿。结果,第二NOR门214的输出Net_A从逻辑高状态改变为逻辑低状态。在第三时间点和第四时间点(标示为4的虚线)之间的周期期间,因为响应于CP的逻辑高和总线Net_A的逻辑低,第一PMOS晶体管Q1和第二NMOS晶体管Q3截止,所以总线Net_B浮置。如上文关于图2所述的,当总线Net_B开始浮置时,完全保持器202可以保持总线Net_B的最后的有效逻辑电平。因此,总线Net_B在第三时间点处保持其最后的有效逻辑电平。如图3所示,在第三时间点处的最后的有效逻辑电平为逻辑低状态。结果,总线Net_B保持低电平直到第四时间点。
在第三时间点处,时钟信号CP从逻辑高电平改变为逻辑低电平。CP的逻辑低电平将第一PMOS晶体管Q1导通。结果,将总线Net_B再次上拉至逻辑高状态。因此,响应于总线Net_B的逻辑状态改变,内部时钟门控装置100在其输出Q处生成逻辑低状态。由于该延迟,信号CP′保持高电平直到第五时间点(标示为5的虚线)。响应于在第五时间点处的CP′的下降沿,总线Net_A从逻辑低状态改变为逻辑高状态。结果,将第二NMOS晶体管Q3导通。因为第一NMOS晶体管Q2仍然截止,所以Q3的导通不影响总线Net_B的逻辑状态。内部时钟门控装置100的输出Q保持低电平直到第六时间点(标示为6的虚线)。如图3所示,从第六时间点至第九时间点(标示为9的虚线)期间的时序图与在从第二时间点至第五时间点的周期期间的时序图相同,并且因此本文没有讨论。
从图3中所示的第十时间点(标示为10的虚线)处,时钟使能信号E从逻辑高状态改变为逻辑低状态。结果,第一NOR门212的输出E′改变为逻辑高状态。响应于E′的逻辑高电平,第二NOR门214可以生成总线Net_A的逻辑低信号。即,当时钟使能信号E为逻辑低状态时,第二NMOS晶体管Q3保持截止。由于Q3截止,所以当Q1截止时,通过Q1的导通或浮置可以上拉总线Net_B。当总线Net_B浮置时,完全保持器202可以保持总线Net_B的最后的有效逻辑状态。在本实例中,如图3所示,总线Net_B的最后的有效逻辑状态为逻辑高。总之,当时钟使能信号E为低电平时,因为导通的Q1或完全保持器202可能将总线Net_B上拉至逻辑高状态,所以总线Net_B保持高电平。总线Net_B的逻辑高导致内部时钟门控装置100的输出Q的逻辑低。如通过图3中的示例性时序图所示的,当时钟使能信号为低电平时,具有内部时钟门控装置100的优选特征是阻止没有必要的时钟信号。此外,完全保持器202可以防止诸如总线Net_B的逻辑总线浮置,从而使得内部时钟门控装置100可以生成可靠信号。
图4A-4C示出了通过利用静态逻辑模块和多米诺逻辑模块形成内部时钟门控装置的优点。如本领域中已知的,较长的内部时钟门控装置的设置时间和延迟时间可以对数字系统的性能产生负面影响。例如,当数字系统在GHz范围内工作时,诸如100皮秒的延迟可以引起数字系统的故障。图4A示出了通过状态逻辑模块102和多米诺逻辑模块104所形成的内部时钟门控装置。与通过锁存器电路所形成的时钟门控器件相比较,静态逻辑模块可以减少由触发器电路的操作所产生的设置时间。
另一方面,多米诺逻辑电路可以进一步减小从内部时钟门控装置100的时钟信号CP至输出的传播延迟。图4B示出了基于传统技术的内部时钟门控装置的示例性时序图。如图4B所示,设置时间为约74.41皮秒并且延迟时间为约94.27皮秒。基于相同的工作环境,图4C示出了在通过包括静态逻辑模块和多米诺逻辑模块的内部时钟门控装置替换传统的内部时钟门控装置以后,设置时间和延迟时间分别为46.72皮秒和87.06皮秒。总之,具有内部时钟门控装置100的优选特征为可以减少内部时钟门控装置的设置时间和延迟时间,从而使得可将时钟门控装置应用于高频应用。
图5示出了根据另一实施例的完全保持器的第二示例性实施例。完全保持器的第二示例性实施例包括串联连接的第一反相器和三个晶体管。第一反相器502与关于图2所述的完全保持器202的反相器类似,并且为了避免重复,本文没有描述。如本领域中已知的,当逻辑总线浮置时,将完全保持器用于保持最后的有效逻辑值。如在图3的时序图中所示的(例如,在第三时间点和第四时间点之间的周期),当总线Net_B浮置时,时钟信号CP具有逻辑高状态。结果,响应于CP的逻辑高电平,第一NMOS晶体管Q52导通。第一NMOS晶体管Q52的导通使第一PMOS晶体管Q51连接至第二NMOS晶体管Q53,从而形成第二反相器。因此,图5的电路结构等效于在图2中所示的完全保持器202的两个一个接一个地(back-to-back)连接的反相器。
图6示出了完全保持器的第三示例性实施例。第三示例性实施例包括串联连接的第一反相器和第四晶体管。第一反相器602与关于图2所述的完全保持器202的反相器类似,并且为了避免重复,本文没有进行描述。如在先前段落中所述的,当逻辑总线浮置时,将完全保持器用于保持最后的有效逻辑值,当总线Net_B浮置时,时钟信号CP具有逻辑高状态。此外,将CPB定义为反相时钟信号CP。结果,响应于CP的逻辑高电平,第一NMOS晶体管Q63导通,并且响应于CPB的逻辑低电平,第二PMOS晶体管Q62导通。导通的第二PMOS晶体管Q62和第一NMOS晶体管Q63使第一PMOS晶体管Q61连接至第二NMOS晶体管Q64,从而形成第二反相器。因此,当总线Net_B浮置时,图6的电路配置等效于在图2中所示的完全保持器202的两个一个接一个地连接至的反相器。
图7示出了包括在图6中所示的完全保持器的多米诺逻辑模块的示意图。与图2中所示的完全保持器202相比较,图7中所示的完全保持器包括:四个晶体管,即,第二PMOS晶体管Q71、第三PMOS晶体管Q72、第一NMOS晶体管Q2和第三NMOS晶体管Q73。当总线Net_B浮置时,这些四个晶体管形成第二反相器。更具体地来说,当总线Net_B开始浮置时,CP为逻辑高值并且CPB为逻辑低值。结果,第三PMOS晶体管Q73和第一NMOS晶体管Q2导通。结果,第二PMOS晶体管Q71和第三NMOS晶体管Q73形成第二反相器,该第二反相器具有连接至第一反相器702的输出的输入和连接至总线Net_B的输出。第一反相器702通过其输入接收总线Net_B的最后的有效逻辑值,并且将反相的Net_B传送至通过第二PMOS晶体管Q71和第三NMOS晶体管Q73所形成的第二反相器。第二反相器的输出生成与总线Net_B的最后的有效逻辑值相同的信号,从而防止总线Net_B浮置。
图8示出了静态逻辑模块的第二示例性实施例。与图2中所示的静态逻辑模块102的第一示例性实施例相比较,第二示例性实施例利用第一NOR门,该NOR门由第一反相器806、第二反相器808、以及与门(AND门)804形成。如本领域中已知的,可以通过AND门和两个反相器替换NOR门。因此,通过第一反相器806、第二反相器808、以及与门804所形成的电路等效于图2中所示的第一NOR门212。关于图2和图3已经讨论了第一NOR门212的工作原理,并且因此,本文没有进行讨论。
尽管已经详细地描述了本发明的实施例及其优势,但应该理解,可以在不背离所附权利要求限定的本发明主旨和范围的情况下,做各种不同的改变,替换和更改。
而且,本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解,通过本发明的公开,现有的或今后开发的用于执行与根据本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造,材料组分、装置、方法或步骤根据本发明可以被使用。例如,虽然所述实施例可能对于电池供电器件为特别优选地,但是本发明不仅现有电池供电器件,并且可以还可以提供用于连接至AC电压或者其他电源的器件的优选特征。因此,所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。
Claims (19)
1.一种装置,包括:
静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及
多米诺逻辑模块,被配置为从所述静态逻辑模块的输出端接收所述时钟信号和控制信号,其中,
当所述时钟使能信号具有逻辑高状态时,所述多米诺逻辑模块的输出端生成相位与所述时钟信号类似的信号;以及
当所述时钟使能信号具有逻辑低状态时,所述多米诺逻辑模块的输出端生成逻辑低信号。
2.根据权利要求1所述的装置,其中,所述静态逻辑模块包括:
延迟生成器,被配置为接收所述时钟信号;
第一逻辑门,被配置为接收所述时钟使能信号和测试使能信号;以及
第二逻辑门,其第一输入端连接至所述延迟生成器的输出端,其第二输入端连接至所述第一逻辑门的输出端。
3.根据权利要求2所述的装置,其中,
所述第一逻辑门为NOR门;以及
所述第二逻辑门为NOR门。
4.根据权利要求2所述的装置,其中,所述测试使能信号被配置为使得:
当所述测试使能信号具有逻辑高状态时,所述静态逻辑模块和所述多米诺逻辑模块实施扫描测试;以及
当所述测试使能信号具有逻辑低状态时,所述静态逻辑模块和所述多米诺逻辑模块在正常模式下工作。
5.根据权利要求2所述的装置,其中,所述延迟生成器包括:
第一反相器,被配置为接收所述时钟信号;以及
第二反相器,其输入端连接至所述第一反相器的输出端,其输出端连接至所述第二逻辑门的所述第一输入端。
6.根据权利要求1所述的装置,其中,所述多米诺逻辑模块包括:
输入级,其输入端连接至所述时钟信号;
反相器,其输入端连接至所述输入级的输出端;以及
完全保持器模块,具有连接至所述输入级的输出端的输出端和输入端。
7.根据权利要求6所述的装置,其中,所述完全保持器模块包括:
第一反相器,其输入端连接至所述输入级的输出端;以及
第二反相器,其输入端连接至所述第一反相器的输出端,其输出端连接至所述输入级的输出端。
8.根据权利要求6所述的装置,其中,所述输入级包括:
第一p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势;
第一n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一p型金属氧化物半导体PMOS晶体管的漏极,其栅极连接至所述第一p型金属氧化物半导体PMOS晶体管的栅极并且进一步连接至所述时钟信号;以及
第二n型金属氧化物半导体NMOS晶体管,其源极接地,其漏极连接至所述第一n型金属氧化物半导体NMOS晶体管的源极,以及其栅极连接至所述静态逻辑模块的输出端。
9.一种系统,包括:
内部时钟门控装置,包括:
静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及
多米诺逻辑模块,被配置为从所述静态逻辑模块的输出端接收所述时钟信号和控制信号;以及
多个电路,具有连接至所述内部时钟门控装置的输出端的时钟输入端;所述内部时钟门控装置被配置为使得:
当所述时钟使能信号具有逻辑高状态时,所述内部时钟门控装置的所述输出端生成相位与所述时钟信号类似的信号;以及
当所述时钟使能信号具有逻辑低状态时,所述内部时钟门控装置的所述输出端生成逻辑低信号。
10.根据权利要求9所述的系统,其中,所述内部时钟门控装置被配置为使得:
当所述多个电路工作时,所述内部时钟门控装置的所述输出端生成相位与所述时钟信号类似的信号;以及
当所述多个电路不工作时,所述内部时钟门控装置的所述输出端生成逻辑低信号。
11.根据权利要求9所述的系统,其中,所述静态逻辑模块包括:
延迟生成器,被配置为接收所述时钟信号;
第一逻辑门,被配置为接收所述时钟使能信号和测试使能信号;以及
第二逻辑门,其第一输入端连接至所述延迟生成器的输出端,其第二输入端连接至所述第一逻辑门的输出端。
12.根据权利要求11所述的系统,其中,所述第一逻辑门为NOR门,并且所述第二逻辑门为NOR门。
13.根据权利要求11所述的系统,其中,所述第一逻辑门和所述第二逻辑门中的至少一个包括:
第一反相器,具有被配置为接收所述时钟使能信号的输入端;
第二反相器,具有被配置为接收所述测试使能信号的输入端;以及
AND门,其第一输入端连接至所述第一反相器的输出端,其第二输入端连接至所述第二反相器的输出端。
14.根据权利要求9所述的系统,其中,所述多米诺逻辑模块包括:
输入级,其输入端被配置为接收所述时钟信号;
反相器,其输入端连接至所述输入级的输出端;以及
完全保持器模块,具有连接至所述输入级的输出端的输出端和输入端。
15.根据权利要求14所述的系统,其中,所述完全保持器模块包括:
第一反相器,其输入端连接至所述输入级的输出端;
第一p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势,其栅极连接至所述第一反相器的输出端,以及其漏极连接至所述第一反相器的输入端;
第一n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一反相器的输入端,其栅极连接至所述时钟信号;以及
第二n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一n型金属氧化物半导体NMOS晶体管的源极,其栅极连接至所述第一反相器的输出端,以及其源极接地。
16.根据权利要求14所述的系统,其中,所述完全保持器模块包括:
第一反相器,其输入端连接至所述输入级的输出端;
第一p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势,其栅极连接至所述第一反相器的输出端;
第二p型金属氧化物半导体PMOS晶体管,其源极连接至所述第一p型金属氧化物半导体PMOS晶体管的漏极,其栅极连接至所述时钟信号的反相信号,其漏极连接至所述第一反相器的输入端;
第一n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一反相器的输入端,其栅极连接至所述时钟信号;以及
第二n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一n型金属氧化物半导体NMOS晶体管的源极,其栅极连接至所述第一反相器的输出端,以及其源极接地。
17.一种电路,包括:
静态逻辑模块,被配置为接收时钟信号和时钟使能信号;以及
多米诺逻辑模块,被配置为从所述静态逻辑模块的输出端接收所述时钟信号和控制信号,其中,
当所述时钟使能信号具有逻辑高状态时,所述多米诺逻辑模块的输出端生成相位与所述时钟信号类似的信号,以及
当所述时钟使能信号具有逻辑低状态时,所述多米诺逻辑模块的输出端生成逻辑低信号。
18.根据权利要求17所述的电路,其中,所述多米诺逻辑模块包括:
输入级,包括:串联连接的第一p型金属氧化物半导体PMOS晶体管、第一n型金属氧化物半导体NMOS晶体管、和第二n型金属氧化物半导体NMOS晶体管;
反相器的输入端连接至所述输入级的输出端;以及
完全保持器模块,包括:
第一反相器,其输入端连接至所述输入级的输出端;
第二p型金属氧化物半导体PMOS晶体管,其源极连接至一电压电势,其栅极连接至所述第一反相器的输出端,
第三p型金属氧化物半导体PMOS晶体管,其源极连接至所述第一p型金属氧化物半导体PMOS晶体管的漏极,其栅极连接至所述时钟信号的反相信号,其漏极连接至所述第一反相器的输入端;以及
第三n型金属氧化物半导体NMOS晶体管,其漏极连接至所述第一n型金属氧化物半导体NMOS晶体管的源极,其栅极连接至所述第一反相器的输出端,以及其源极接地。
19.根据权利要求17所述的电路,其中,所述静态逻辑模块包括:
延迟生成器,被配置为接收所述时钟信号;
第一逻辑电路,被配置为实施逻辑NOR功能,具有接收所述时钟使能信号的第一输入端和接收测试使能信号的第二输入端;以及
第二逻辑电路,被配置为实施所述逻辑NOR功能,具有连接至所述延迟生成器的输出端的第一输入端和连接至所述第一逻辑电路的输出端的第二输入端。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/118,060 US8575965B2 (en) | 2011-05-27 | 2011-05-27 | Internal clock gating apparatus |
US13/118,060 | 2011-05-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102799211A CN102799211A (zh) | 2012-11-28 |
CN102799211B true CN102799211B (zh) | 2015-04-08 |
Family
ID=47198336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110317859.1A Expired - Fee Related CN102799211B (zh) | 2011-05-27 | 2011-10-18 | 内部时钟门控装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8575965B2 (zh) |
CN (1) | CN102799211B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8981815B2 (en) * | 2013-04-01 | 2015-03-17 | Mediatek Singapore Pte. Ltd. | Low power clock gating circuit |
US9577635B2 (en) * | 2015-01-15 | 2017-02-21 | Qualcomm Incorporated | Clock-gating cell with low area, low power, and low setup time |
KR102261300B1 (ko) * | 2015-06-22 | 2021-06-09 | 삼성전자주식회사 | 고속으로 동작하는 클록 게이팅 회로 |
US9564897B1 (en) * | 2015-10-06 | 2017-02-07 | Samsung Electronics Co., Ltd | Apparatus for low power high speed integrated clock gating cell |
US9887698B2 (en) * | 2015-12-14 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Internal clock gated cell |
US10382025B2 (en) * | 2017-04-13 | 2019-08-13 | Texas Instruments Incorporated | Circuit for meeting setup and hold times of a control signal with respect to a clock |
WO2020093271A1 (zh) * | 2018-11-07 | 2020-05-14 | 北京晶视智能科技有限公司 | 门控电路及门控方法 |
CN111081293B (zh) * | 2019-11-12 | 2023-03-28 | 上海高性能集成电路设计中心 | 一种读写控制电路和存储器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7365575B2 (en) * | 2004-11-05 | 2008-04-29 | Samsung Electronics Co., Ltd. | Gated clock logic circuit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101629249B1 (ko) * | 2009-06-09 | 2016-06-22 | 삼성전자주식회사 | 스캔 플립플롭 회로 및 스캔 테스트 회로 |
KR20100134935A (ko) * | 2009-06-16 | 2010-12-24 | 삼성전자주식회사 | 멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로 |
-
2011
- 2011-05-27 US US13/118,060 patent/US8575965B2/en not_active Expired - Fee Related
- 2011-10-18 CN CN201110317859.1A patent/CN102799211B/zh not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7365575B2 (en) * | 2004-11-05 | 2008-04-29 | Samsung Electronics Co., Ltd. | Gated clock logic circuit |
Also Published As
Publication number | Publication date |
---|---|
US8575965B2 (en) | 2013-11-05 |
US20120299622A1 (en) | 2012-11-29 |
CN102799211A (zh) | 2012-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102799211B (zh) | 内部时钟门控装置 | |
US7948263B2 (en) | Power gating circuit and integrated circuit including same | |
CN101442307B (zh) | 电平转换器 | |
US9685953B1 (en) | Low latency asynchronous interface circuits | |
US9876486B2 (en) | Clock gated flip-flop | |
CN102437836B (zh) | 一种低功耗脉冲型d触发器 | |
KR101028191B1 (ko) | 논리 처리 회로, 반도체 디바이스 및 논리 처리 장치 | |
US10491217B2 (en) | Low-power clock gate circuit | |
CN201690355U (zh) | 一种开关电源的外部时钟同步装置 | |
CN104333351A (zh) | 一种带复位结构的高速主从型d触发器 | |
Rauchenecker et al. | Exploiting reversible logic design for implementing adiabatic circuits | |
JP6577366B2 (ja) | 集積回路におけるスキャンチェーン | |
CN102769450A (zh) | 电源起始重置电路 | |
CN107395180A (zh) | 掉电延迟使能电路 | |
CN105720948B (zh) | 一种基于FinFET器件的时钟控制触发器 | |
US10715118B2 (en) | Flip-flop with single pre-charge node | |
CN105958975B (zh) | 一种基于FinFET器件的脉冲型D触发器 | |
US7990190B2 (en) | Power-on reset circuit, module including same, and electronic device including same | |
CN110518897B (zh) | 移除d触发器复位、置位引脚的方法、d触发器以及电路 | |
CN109088618B (zh) | C2mos触发器 | |
US7088144B2 (en) | Conditional precharge design in staticized dynamic flip-flop with clock enable | |
CN108494382B (zh) | 一种基于FinFET晶体管的钟控D触发器 | |
CN201766562U (zh) | 高速锁存电路 | |
CN101977036A (zh) | 高速锁存电路 | |
Hu et al. | Leakage dissipation reduction of single-phase power-gating adiabatic sequential circuits using MTCMOS |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150408 |
|
CF01 | Termination of patent right due to non-payment of annual fee |