CN102647225B

CN102647225B - 一种基带上下行子帧处理方法及装置

Info

Publication number: CN102647225B
Application number: CN201110041015.9A
Authority: CN
Inventors: 沈承科
Original assignee: ZTE Corp
Current assignee: Sanechips Technology Co Ltd
Priority date: 2011-02-17
Filing date: 2011-02-17
Publication date: 2016-12-28
Anticipated expiration: 2031-02-17
Also published as: EP2667526A4; CN102647225A; US9094143B2; WO2012109833A1; US20130322306A1; EP2667526A1; EP2667526B1

Abstract

本发明公开了一种基带上下行子帧处理方法及装置，在TLE‑TDD系统基站侧，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足所示要求。较佳地，上下行子帧的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6(子帧S)，本帧子帧4，下帧子帧0，本帧子帧7，本帧子帧8，下帧子帧2(子帧S)，本帧子帧9和下帧子帧5，其中，上行子帧4(或子帧9)与下行下帧子帧0(或下帧子帧5)之间插入一个长度至少为TL2的白色时隙。通过本发明上下行子帧串行处理的方法，得到了更宽松的处理时间，换句话说，对基带处理器只需要更低的速度要求，从而降低了基带处理器空闲率，提高了处理器的资源利用率。

Description

一种基带上下行子帧处理方法及装置

技术领域

本发明涉及长期演进时分双工(LTE-TDD)基站系统技术，尤指一种LTE-TDD基站侧基带上下行子帧处理方法及装置。

背景技术

在LTE-TDD系统中，物理上行共享信道(PUSCH)和物理下行共享信道(PDSCH)上下行子帧时隙在时间上不完全并行。在LTE-TDD基站实现过程中，由于上下行PUSCH和PDSCH子帧在时间上串行排列，如果采用在上下行并行处理，即按照子帧0，1，2，...，9顺序对其进行处理，往往会导致基带处理器空闲率过高，从而降低了处理器的资源利用率。

为了提高处理器的资源利用率，本发明采用同一个处理器(或处理器阵列)对上下行子帧进行串行处理的方案。针对这种方案，给出了在最坏情况下上下行子帧处理时隙的长度分配和最佳排列方法。相对于上下行并行的方法，这种串行方法可以得到更宽松的处理时间。或者，换句话说，对基带处理器只需要更低的速度要求

发明内容

有鉴于此，本发明的主要目的在于提供一种基带上下行子帧处理方法及装置，能够降低基带处理器空闲率，从而提高处理器的资源利用率。

为达到上述目的，本发明的技术方案是这样实现的：

一种基带上下行子帧处理方法，包括：

在LTE-TDD系统基站侧，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足下式所示要求：

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 ms \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix},

其中，T_a为指定接收天线到基带处理器的传输延时，T_d为基带子帧处理起始延时，T_L2为MAC层处理预留时间；x表示允许的上行子帧处理时隙长度，y表示允许的下行子帧处理时隙长度。

所述上下行子帧串行处理的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0，本帧子帧7、本帧子帧8、下帧子帧1，本帧子帧9和下帧子帧5；

其中，本帧子帧4与下帧子帧0之间插入长度至少为T_L2的白色时隙；本帧子帧9与下行子帧5之间插入长度至少为T_L2的白色时隙。

所述子帧2、子帧3、子帧4、子帧7、子帧8和子帧9为上行子帧；

子帧0、子帧1、子帧5和子帧6为下行子帧；

子帧1和子帧6为特殊子帧。

一种基带上下行子帧处理装置，至少包括串行处理模块，用于对上下行子帧进行串行处理，且每个子帧的处理时隙长度满足下式所示要求：

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 ms \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix},

其中，T_a为指定接收天线到基带处理器传输延时，T_d为基带子帧处理起始延时，T_L2为MAC层处理预留时间；x表示允许的上行子帧处理时隙长度，y表示允许的下行子帧处理时隙长度。

所述上下行子帧串行处理的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0、本帧子帧7、本帧子帧8、下帧子帧1，本帧子帧9和下帧子帧5；

其中，本帧上行子帧4与下帧下行子帧0之间插入长度至少为T_L2的白色时隙；本帧上行子帧9与下帧下行子帧5之间插入长度至少为T_L2的白色时隙。

从上述本发明提供的技术方案可以看出，上下行子帧串行处理，并且，每个子帧的处理时隙长度满足公式(3)所示要求。较佳地，上下行子帧的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6(子帧S)，本帧子帧4，下帧子帧0，本帧子帧7，本帧子帧8，下帧子帧2(子帧S)，本帧子帧9和下帧子帧5，其中，上行子帧4(或子帧9)与下行下帧子帧0(或下帧子帧5)之间插入一个长度至少为T_L2的白色时隙。通过本发明上下行子帧串行处理的方法，得到了更宽松的处理时间，换句话说，对基带处理器只需要更低的速度要求，从而降低了基带处理器空闲率，提高了处理器的资源利用率。

附图说明

图1为现有LTE-TDD configuration 0上下行子帧的发布示意图；

图2为本发明上下行子帧和上下行子帧处理时隙的时序约束条件的示意图；

图3为本发明上行子帧处理顺序的示意图；

图4为本发明下行子帧处理顺序的示意图。

具体实施方式

由于PUSCH和PDSCH上下行子帧时隙在时间上不完全并行，这就为用同一个处理器串行地处理上下行提供了可能性。通过上下行串行处理，能够提高处理器的利用率并减少空置率，从而减低基站系统的实现成本。

本领域技术人员知道，在LTE-TDD的7个不同的配置(configuration)中，最坏的情况出现在配置0(configuration 0)。图1为现有LTE-TDD configuration0上下行子帧的发布示意图，图1中，空白子帧代表下行，阴影子帧代表上行。子帧S表示特殊子帧；箭头给出了对应的上行子帧解出的信息必须在该箭头指向的下行子帧回发到下行信道。如图1所示，在configuration 0的情况下，共有6个上行子帧和4个下行子帧，在指定信道传输延时T_a，基带子帧处理起始延时T_d和MAC层处理预留时间T_L2等参数下，经过对多种不同的处理时隙排列和组合分析。

图2为本发明上下行子帧和上下行子帧处理时隙的时序约束条件的示意图，图2中，第1行是configuration 0的子帧发布示意图，第2行是处理器子帧处理时隙的示意图，菱形框中给出了接收天线到基带处理器传输延时T_a，基带子帧处理起始延时T_d和MAC层处理预留时间T_L2等参数。

如图2所示，首先，必须在二分之一个数据帧即5ms时间内，处理完3个上行和2个下行子帧，即必须处理完本帧上行子帧2，本帧上行子帧3和本帧上行子帧4和本帧特殊下行子帧6(子帧S)下帧下行子帧0以及一个空隙T_L2，于是有公式(1)：

3x+2y+T_L2≤5.0ms (1)

公式(1)中，x表示允许的上行子帧处理时隙长度，y表示允许的下行子帧处理时隙长度。

然后，由特殊子帧S可知，考虑到下行信道传输延时Ta，子帧S的处理时隙必须在下行S子帧发送前Ta完成，于是有公式(2)：

2x+y≤4-2T_a-T_d (2)

结合公式(1)和公式(2)，得到上下行处理时隙的限制条件方程如公式(3)所示：

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 ms \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix} - - - (3)

从图2分析可见，本发明并不是按照现有的子帧0，1，2，...，9的顺序对其进行处理，而是按照上下行子帧2，3，6，4，0，7，8，1，9，5的顺序对其进行处理。这个顺序是最优的，本领域技术人员容易知道次优的顺序会很多，这里不再一一列举。图3为本发明上行子帧处理顺序的示意图，图4为本发明下行子帧处理顺序的示意图。图3和图4所示的子帧处理顺序是基于图2的分析导出的，在图3和图4中，上行子帧按2，3，4，7，8，9的顺序处理。在子帧3和子帧4之间处理特殊子帧6(或子帧S)；在子帧4和子帧7之间处理下一个数据帧的下行子帧0；在子帧8和子帧9之间处理下一个数据帧特殊子帧1(子帧S)；最后再处理下一个数据帧的下行子帧5。由于上行子帧4(或子帧9)解出的信号(如有的话)，必须在下行子帧0(或子帧5)送回去，因此，在二者之间必须插入一个长度至少为T_L2的时隙，即白色时隙。

综上所述，本发明基带上下行子帧处理方法包括：上下行子帧串行处理，并且，每个子帧的处理时隙长度满足公式(3)所示要求。较佳地，上下行子帧的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0，本帧子帧7，本帧子帧8，下帧子帧1，本帧子帧9和下帧子帧5，其中，本帧上行子帧4(或本帧上行子帧9)与下帧下行子帧0(或下帧下行子帧5)之间插入一个长度至少为T_L2的白色时隙。

下面分析本发明方法与上下行子帧并行处理的方案相比，存在的优势：

如果上下行子帧采用并行处理方案，必须满足：

而上下行子帧串行处理方案，则必须满足：

根据上述两个方程可见，似乎并行处理可给出更宽松的处理时间。但是，并行处理需要两个处理器并行工作，而串行处理方案仅需要一个处理器。因此，串行处理方案更具有优势是显然的。具体来讲：

假设信道传输延时T_a＝0.2ms，基带子帧处理起始延时T_d＝1.0ms，MAC层处理预留时间T_L2＝1.0ms，那么：

在上下行子帧并行处理方案中，取

在上下行子帧串行处理方案中，假设取y＝1.0ms，那么，

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 ms \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix} &DoubleRightArrow; \{\begin{matrix} 3 x + 2 y \leq 4.0 ms \\ 2 x + y \leq 2.6 ms \end{matrix} &DoubleRightArrow; \{\begin{matrix} y = 1.0 ms \\ x = 0.8 ms \end{matrix} .

由于上下行子帧串行处理方案只需要一个处理器，而并行处理的方案需要两个处理器，所以，本发明上下行子帧串行处理方案更具优势，得到了更宽松的处理时间，换句话说，对基带处理器只需要更低的速度要求，从而降低了基带处理器空闲率，提高了处理器的资源利用率。

针对本发明方法还提供一种基带上下行子帧处理装置，本发明装置可以设置在基站侧，至少包括串行处理模块，用于对上下行子帧进行串行处理，且每个子帧的处理时隙长度满足公式(3)所示要求。进一步，用于按照本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0，本帧子帧7，本帧子帧8，下帧子帧1，本帧子帧9和下帧子帧5的上下行子帧的处理顺序进行串行处理；其中，本帧上行子帧4(或本帧上行子帧9)与下帧下行子帧0(或下帧下行子帧5)之间插入一个长度至少为T_L2的白色时隙。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基带上下行子帧处理方法，其特征在于，包括：

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 m s \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix},

2.根据权利要求1所述的基带上下行子帧处理方法，其特征在于，所述上下行子帧串行处理的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0，本帧子帧7、本帧子帧8、下帧子帧1，本帧子帧9和下帧子帧5；

其中，本帧子帧4与下帧子帧0之间插入长度至少为T_L2的白色时隙；本帧子帧9与下帧子帧5之间插入长度至少为T_L2的白色时隙。

3.根据权利要求2所述的基带上下行子帧处理方法，其特征在于，所述子帧2、子帧3、子帧4、子帧7、子帧8和子帧9为上行子帧；

子帧0、子帧1、子帧5和子帧6为下行子帧；

子帧1和子帧6为特殊子帧。

4.一种基带上下行子帧处理装置，其特征在于，至少包括串行处理模块，用于对上下行子帧进行串行处理，且每个子帧的处理时隙长度满足下式所示要求：

\{\begin{matrix} 3 x + 2 y + T_{L 2} \leq 5.0 m s \\ 2 x + y \leq 4 - 2 T_{a} - T_{d} \end{matrix},

5.根据权利要求4所述的基带上下行子帧处理装置，其特征在于，所述上下行子帧串行处理的处理排列顺序为：本帧子帧2，本帧子帧3，本帧子帧6，本帧子帧4，下帧子帧0、本帧子帧7、本帧子帧8、下帧子帧1，本帧子帧9和下帧子帧5；