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CN102612741B - 半导体装置 - Google Patents

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CN102612741B
CN102612741B CN201080049931.0A CN201080049931A CN102612741B CN 102612741 B CN102612741 B CN 102612741B CN 201080049931 A CN201080049931 A CN 201080049931A CN 102612741 B CN102612741 B CN 102612741B
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Abstract

目的在于提供一种具有新型结构的半导体装置。包括：第一配线；第二配线；第三配线；第四配线；第一晶体管，包括第一栅电极、第一源电极和第一漏电极；第二晶体管，包括第二栅电极、第二源电极和第二漏电极。第一晶体管布置在包括半导体材料的衬底上方并且第二晶体管包括氧化物半导体层。

Description

半导体装置
技术领域
本发明涉及一种使用半导体元件的半导体装置及其制造方法。
背景技术
使用半导体元件的存储装置大体上分为：易失性存储装置，当电源停止时丢失它们的存储内容；和非易失性存储装置，当电源停止时能够保留它们的存储内容。
作为易失性存储装置的典型例子，给出动态随机存取存储器(DRAM)。在DRAM中，选择存储元件中所包括的晶体管并且在电容器中积聚电荷，从而存储数据。
由于上述原理，当在DRAM中读出数据时，电容器中的电荷丢失；因此，必须再次执行写入以使在读取数据之后再次存储数据。另外，在存储元件中所包括的晶体管中存在漏电流，并且即使未选择晶体管，存储在电容器中的电荷也流动或者电荷流入到电容器中，由此数据保持时间段是短的。因此，必须在预定周期中再次执行写入(刷新操作)并且难以充分地减小功耗。另外，由于当未向DRAM供电时存储内容丢失，所以对于长时间存储的存储内容，需要使用磁性材料或光学材料的其他存储装置。
作为易失性存储装置的其他例子，给出静态随机存取存储器(SRAM)。在SRAM中，使用诸如双稳态多谐振荡器的电路保留存储内容，从而不需要刷新操作。考虑到这一点，SRAM优于DRAM。然而，存在这样的问题：因为使用了诸如双稳态多谐振荡器的电路，每存储容量的成本变高。另外，考虑到当未供电时存储内容丢失这一点，SRAM并不优于DRAM。
作为非易失性存储装置的典型例子，给出闪速存储器。闪速存储器包括位于晶体管中的栅电极和沟道形成区域之间的浮栅。闪速存储器通过在浮栅中保留电荷存储存储内容，从而数据保持时间段极长(半永久)，并因此具有这样的优点：不需要在易失性存储装置中必需的刷新操作(例如，参见专利文件1)。
然而，在闪速存储器中，存在这样的问题，即在执行写入预定次数之后，存储元件不工作，因为存储元件中所包括的栅极绝缘层由于当执行写入时发生的隧穿电流而劣化。为了缓解这个问题的影响，例如，采用例如均衡存储元件的写入操作的次数的方法。然而，实现该方法需要复杂的外围电路。即使采用这种方法，也未解决使用寿命的基本问题。也就是说，闪速存储器不适合以高频率写入数据的应用。
另外，需要高电压以在浮栅中保留电荷或者去除电荷。另外，保留或去除电荷需要相对较长的时间，并且不能容易地增加写入和擦除的速度。
[参考资料]
[专利文件]
[专利文件1]
日本公开专利申请No.S57-105889
发明内容
考虑到以上问题，本发明的实施例的目的在于提供一种半导体装置，该半导体装置具有能够在未供电的状态下保留存储的内容并且对写入的次数没有限制的新型结构。
本发明的实施例是具有叠层的半导体装置，该叠层包括使用氧化物半导体的晶体管和使用除氧化物半导体之外的材料的晶体管。例如，该半导体装置能够采用下面的结构。
本发明的实施例是一种半导体装置，包括：源极线；位线；第一信号线；多个第二信号线；多个字线；多个存储单元，在源极线和位线之间彼此并联；用于第二信号线和字线的驱动器电路，地址信号输入到该驱动器电路，并且该驱动器电路驱动所述多个第二信号线和所述多个字线，从而从所述多个存储单元选择由地址信号指定的存储单元；用于第一信号线的驱动器电路，选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；读取电路，位线的电位和多个参考电位输入到该读取电路，并且该读取电路比较位线的电位和所述多个参考电位以读出数据；和电位产生电路，产生所述多个写入电位和所述多个参考电位并将其提供给用于第一信号线的驱动器电路和读取电路。所述多个存储单元之一包括：第一晶体管，包括第一栅电极、第一源电极和第一漏电极；第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和第三晶体管，包括第三栅电极、第三源电极和第三漏电极。第一晶体管布置在包括半导体材料的衬底上。第二晶体管包括氧化物半导体层。第一栅电极以及第二源电极和第二漏电极中的一个彼此电连接。源极线和第一源电极彼此电连接。第一漏电极和第三源电极彼此电连接。位线和第三漏电极彼此电连接。第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接。所述多个第二信号线之一和第二栅电极彼此电连接。所述多个字线之一和第三栅电极彼此电连接。
另外，在以上结构中，半导体装置还包括：电容器，电连接到第一栅电极以及所述第二源电极和第二漏电极中的一个。
本发明的实施例是一种半导体装置，包括：源极线；位线；第一信号线；多个第二信号线；多个字线；多个存储单元，在源极线和位线之间彼此并联；用于第二信号线和字线的驱动器电路，地址信号输入到该驱动器电路，并且该驱动器电路驱动所述多个第二信号线和所述多个字线，从而从所述多个存储单元选择由地址信号指定的存储单元；用于第一信号线的驱动器电路，选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；读取电路，位线的电位和多个参考电位输入到该读取电路，该读取电路包括参考存储单元，并且该读取电路比较指定的存储单元的电导和参考存储单元的电导以读出数据；和电位产生电路，产生所述多个写入电位和所述多个参考电位并将其提供给用于第一信号线的驱动器电路和读取电路。所述多个存储单元之一包括：第一晶体管，包括第一栅电极、第一源电极和第一漏电极；第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和第三晶体管，包括第三栅电极、第三源电极和第三漏电极。第一晶体管布置在包括半导体材料的衬底上。第二晶体管包括氧化物半导体层。第一栅电极以及第二源电极和第二漏电极中的一个彼此电连接。源极线和第一源电极彼此电连接。第一漏电极和第三源电极彼此电连接。位线和第三漏电极彼此电连接。第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接。所述多个第二信号线之一和第二栅电极彼此电连接。所述多个字线之一和第三栅电极彼此电连接。
本发明的实施例是一种半导体装置，包括：源极线；位线；第一信号线；多个第二信号线；多个字线；多个存储单元，在源极线和位线之间彼此并联；用于第二信号线和字线的驱动器电路，地址信号和多个参考电位输入到该驱动器电路，该驱动器电路驱动所述多个第二信号线和所述多个字线，从而从所述多个存储单元选择由地址信号指定的存储单元，并且该驱动器电路选择所述多个参考电位中的任何一个参考电位并将其输出到从字线选择的一个字线；用于第一信号线的驱动器电路，选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；读取电路，连接到位线并通过读出指定的存储单元的电导来读出数据；和电位产生电路，产生所述多个写入电位和所述多个参考电位并将其提供给用于第一信号线的驱动器电路和读取电路。所述多个存储单元之一包括：第一晶体管，包括第一栅电极、第一源电极和第一漏电极；第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和电容器。第一晶体管布置在包括半导体材料的衬底上。第二晶体管包括氧化物半导体层。第一栅电极、第二源电极和第二漏电极中的一个以及电容器的一个电极彼此电连接。源极线和第一源电极彼此电连接。位线和第一漏电极彼此电连接。第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接。所述多个第二信号线之一和第二栅电极彼此电连接。所述多个字线之一和电容器的另一个电极彼此电连接。
在以上结构中，第一晶体管包括：沟道形成区域，布置在所述包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第一栅极绝缘层，位于沟道形成区域上方；第一栅电极，位于第一栅极绝缘层上方；以及第一源电极和第一漏电极，分别电连接到杂质区域。
另外，在以上结构中，第二晶体管包括：第二栅电极，位于所述包括半导体材料的衬底上方；第二栅极绝缘层，位于第二栅电极上方；氧化物半导体层，位于第二栅极绝缘层上方；以及第二源电极和第二漏电极，电连接到氧化物半导体层。
另外，在以上结构中，第三晶体管包括：沟道形成区域，布置在所述包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第三栅极绝缘层，位于沟道形成区域上方；第三栅电极，位于第三栅极绝缘层上方；以及第三源电极和第三漏电极，分别电连接到杂质区域。
另外，在以上结构中，作为包括半导体材料的衬底，优选地使用单晶半导体衬底。特别地，半导体材料优选地是硅。另外，SOI衬底可用作包括半导体材料的衬底。
另外，在以上结构中，氧化物半导体层优选地包括基于In-Ga-Zn-O的氧化物半导体材料。特别地，氧化物半导体层优选地包括In2Ga2ZnO7的晶体。另外，氧化物半导体层中的氢浓度优选地小于或等于5×1019原子/cm3。第二晶体管的截止电流优选地小于或等于1×10-13A。
另外，在以上结构中，第二晶体管能够布置在与第一晶体管重叠的区域中。
需要注意的是，在本说明书等中，在部件之间的物理关系的描述中，“在…上方”和“在…下方”未必分别意味着“直接在…上面”和“直接在…下面”。例如，“在栅极绝缘层上方的第一栅电极”的表达可表示这样的情况：另一部件位于栅极绝缘层和第一栅电极之间。另外，术语“在…上方”和“在…下方”仅为了解释的方便而使用，并且除非另外指出，否则它们能够互换。
在本说明书等中，术语“电极”或“配线”不限制部件的功能。例如，“电极”能够用作“配线”的一部分，并且“配线”能够用作“电极”的一部分。另外，术语“电极”或“配线”也能够表示例如多个“电极”和“配线”的组合。
另外，例如，当采用具有不同极性的晶体管或者电流的方向在电路操作中改变时，“源极”和“漏极”的功能在一些情况下调换。因此，在本说明书中，术语“源极”和“漏极”能够调换。
需要注意的是，在本说明书中，“电连接”的表达包括通过“具有任何电功能的物体”的电连接的情况。这里，对“具有任何电功能的物体”不存在特定的限制，只要该物体能够在该物体连接的部件之间实现电信号的发送和接收即可。
例如，在“具有任何电功能的物体”中，包括开关元件(诸如，晶体管)、电阻器、电感器、电容器和具有几种功能的其它元件以及电极和配线。
通常，术语“SOI衬底”表示在绝缘表面上方具有硅半导体层的衬底。在本说明书等中，术语“SOI衬底”还表示在绝缘表面上方具有使用除硅之外的材料的半导体层的衬底。也就是说，“SOI衬底”中所包括的半导体层不限于硅半导体层。另外，“SOI衬底”中的衬底不限于半导体衬底(诸如，硅晶圆)，并且可以是非半导体衬底(诸如，玻璃衬底、石英衬底、蓝宝石衬底和金属衬底)。也就是说，“SOI衬底”还包括导电衬底和绝缘衬底，在所述导电衬底和绝缘衬底上方，使用半导体材料形成一层。另外，在本说明书等中，“半导体衬底”表示仅半导体材料的衬底，并且还表示包括半导体材料的材料的一般衬底。换句话说，在本说明书等中，“SOI衬底”也被包括在“半导体衬底”的大类中。
本发明的一个实施例提供一种半导体装置，该半导体装置包括位于它的下部的使用除氧化物半导体之外的材料的晶体管和位于它的上部的使用氧化物半导体的晶体管。
使用氧化物半导体的晶体管具有极低的断态电流；因此，通过使用该晶体管，存储内容能够保留极长时间。也就是说，刷新操作能够变得不必要或者刷新操作的频率能够显著减小，从而功耗能够充分地减小。另外，即使在未供电的情况下，存储内容也能够长时间保留。
另外，对于写入数据而言不需要高电压并且不存在元件的劣化的问题。另外，根据晶体管的导通状态和截止状态执行数据的写入，从而能够容易地实现高速操作。另外，存在这样的优点：当执行数据的重写入时，不需要用于擦除以前数据的操作。
另外，使用除氧化物半导体之外的材料的晶体管能够工作于足够高的速度，由此能够以高速读出存储内容。
因此，通过提供使用除氧化物半导体材料之外的材料的晶体管和使用氧化物半导体的晶体管的组合，能够实现具有前所未有的特征的半导体装置。
附图说明
在附图中：
图1是用于解释半导体装置的电路图；
图2A和2B分别是用于解释半导体装置的截面图和俯视图；
图3A至3H是用于解释半导体装置的截面图；
图4A至4G是用于解释半导体装置的制造步骤的截面图；
图5A至5D是用于解释半导体装置的制造步骤的截面图；
图6是用于解释半导体装置的截面图；
图7A和7B是用于解释半导体装置的截面图；
图8A和8B是用于解释半导体装置的截面图；
图9A和9B是用于解释半导体装置的截面图；
图10是用于解释存储元件的电路图；
图11是用于解释半导体装置的电路图；
图12是用于解释驱动器电路的电路图；
图13是用于解释驱动器电路的电路图；
图14是用于解释驱动器电路的电路图；
图15是用于解释驱动器电路的电路图；
图16A和16B是用于解释操作的时序图；
图17是用于解释半导体装置的电路图；
图18是用于解释半导体装置的电路图；
图19是用于解释半导体装置的电路图；
图20是用于解释驱动器电路的电路图；
图21是用于解释操作的时序图；
图22是用于解释存储元件的电路图；
图23是用于解释半导体装置的电路图；
图24是用于解释驱动器电路的电路图；
图25是用于解释驱动器电路的电路图；
图26是用于解释操作的时序图；
图27是显示节点A的电位和字线的电位之间的关系的曲线图；
图28是用于解释驱动器电路的电路图；
图29是用于解释操作的时序图；
图30A至30F表示电子设备；
图31是包括氧化物半导体的晶体管的截面图；
图32是沿图31的线A-A'获得的能带图(示意图)；
图33A是显示在正电压(+VG>0)施加于栅极(GE1)的状态下的示图，并且图33B是显示在负电压(-VG<0)施加于栅极(GE1)的状态下的示图。
图34显示真空能级和金属的功函数(φM)之间的关系以及真空能级和氧化物半导体的电子亲和势(χ)之间的关系。
具体实施方式
以下，将参照附图描述本发明的实施例的例子。需要注意的是，本发明不限于下面的描述，并且本领域技术人员将会容易地理解，在不脱离本发明的精神和范围的情况下能够以各种方法修改实施方式和细节。因此，本发明不应解释为局限于下面的实施例的描述。
需要注意的是，为了容易理解，在附图等中表示的每个部件的位置、尺寸、范围等在一些情况下不是实际的位置、尺寸、范围等。因此，本发明不限于在附图等中公开的位置、尺寸、范围等。
需要注意的是，在本说明书等中，使用序数(诸如，“第一”、“第二”和“第三”)以便避免部件之间的混淆，但这些术语并不在数量方面限制部件。
[实施例1]
在这个实施例中，参照图1、图2A和2B、图3A至3H、图4A至4G、图5A至5D、图6、图7A和7B、图8A和8B以及图9A和9B描述根据公开的发明的一个实施例的半导体装置的结构和制造方法。
<半导体装置的电路结构>
图1表示半导体装置的电路结构的例子。半导体装置包括使用除氧化物半导体之外的材料形成的晶体管160和使用氧化物半导体形成的晶体管162。需要注意的是，标记“OS”添加到图1中的晶体管162以显示晶体管162是使用氧化物半导体(OS)形成的。
这里，晶体管160的栅电极电连接到晶体管162的源电极和漏电极中的一个。第一配线(表示为“第一线”并且也称为源极线)和第二配线(表示为“第二线”并且也称为位线)分别电连接到晶体管160的源电极和晶体管160的漏电极。另外，第三配线(表示为“第三线”并且也称为第一信号线)和第四配线(表示为“第四线”并且也称为第二信号线)分别电连接到晶体管162的源电极和漏电极中的另一个以及晶体管162的栅电极。
使用除氧化物半导体之外的材料形成的晶体管160能够高速工作。因此，通过使用晶体管160，能够实现存储内容的高速读取等。另外，在使用氧化物半导体形成的晶体管162中，截止电流极小。因此，当晶体管162截止时，晶体管160的栅电极的电位能够保留极长时间。另外，在使用氧化物半导体形成的晶体管162中，不太可能引起短沟道效应，这是有益的。
栅电极的电位能够保留极长时间的优点使得能够如下所述执行数据的写入、保持和读取。
首先描述数据的写入和保持。首先，第四配线的电位设置为使晶体管162导通的电位，由此使晶体管162处于导通状态。相应地，第三配线的电位施加于晶体管160的栅电极(数据的写入)。其后，第四配线的电位设置为使晶体管162截止的电位，由此使晶体管162处于截止状态；相应地，保持晶体管160的栅电极的电位(数据的保持)。
由于晶体管162的截止电流极小，所以晶体管160的栅电极的电位长时间保留。例如，当晶体管160的栅电极的电位是使晶体管160导通的电位时，晶体管160的导通状态长时间保留。当晶体管160的栅电极的电位是使晶体管160截止的电位时，晶体管160的截止状态长时间保留。
接下来，描述数据的读取。当如上所述保持晶体管160的导通状态或截止状态并且给定电位(低电位)施加于第一配线时，第二配线的电位的值根据晶体管160的状态(导通状态或截止状态)而不同。例如，当晶体管160处于导通状态时，第二配线的电位通过受第一配线的电位影响而降低。另一方面，当晶体管160处于截止状态时，第二配线的电位不变。
以这种方式，通过在保持数据的状态下比较第一配线的电位和第二配线的电位，能够读出数据。
然后，描述数据的重写入。以类似于上述数据的写入和保持的方式执行数据的重写入。也就是说，第四配线的电位设置为使晶体管162导通的电位，由此使晶体管162处于导通状态。相应地，第三配线的电位(与新数据相关的电位)施加于晶体管160的栅电极。其后，第四配线的电位设置为使晶体管162截止的电位，由此使晶体管162处于截止状态；相应地，保持新数据。
如上所述，在根据公开的发明的一个实施例的半导体装置中，通过再次执行数据的写入能够直接重写入数据。因此不需要在闪速存储器等中需要的擦除操作；因此，能够抑制由于擦除操作导致的操作速度的降低。换句话说，实现了半导体装置的高速操作。
需要注意的是，在以上描述中，使用了使用电子作为载流子的n型晶体管(n沟道晶体管)；然而，当然能够使用以空穴作为载流子的p沟道晶体管替代n沟道晶体管。
<半导体装置的平面结构和截面结构>
以上半导体装置的结构的例子表示在图2A和2B中。图2A和2B分别是半导体装置的截面图及其俯视图。这里，图2A对应于沿图2B的线A1-A2和线B1-B2获得的截面。图2A和2B中表示的半导体装置包括位于下部的使用除氧化物半导体之外的材料形成的晶体管160和位于上部的使用氧化物半导体形成的晶体管162。需要注意的是，虽然n沟道晶体管被描述为晶体管160和162，但可采用p沟道晶体管。特别地，p沟道晶体管能够用作晶体管160。
晶体管160包括：沟道形成区域116，针对包含半导体材料的衬底100提供；杂质区域114和高浓度杂质区域120，沟道形成区域116被夹在杂质区域114之间，并且沟道形成区域116被夹在高浓度杂质区域120之间(杂质区域114和高浓度杂质区域120也统称为杂质区域)；栅极绝缘层108a，布置在沟道形成区域116上方；栅电极110a，布置在栅极绝缘层108a上方；以及源或漏电极130a和源或漏电极130b，电连接到杂质区域114。
这里，为栅电极110a的侧表面提供侧壁绝缘层118。另外，在当在俯视图中观看时衬底100的不与侧壁绝缘层118重叠的区域中，布置高浓度杂质区域120，并且另外的金属化合物区域124布置在高浓度杂质区域120上方。在衬底100上，提供元件隔离绝缘层106以包围晶体管160，并且提供层间绝缘层126和层间绝缘层128以覆盖晶体管160。源或漏电极130a和源或漏电极130b通过形成在层间绝缘层126和128中的开口而电连接到金属化合物区域124。换句话说，源或漏电极130a和源或漏电极130b经金属化合物区域124电连接到高浓度杂质区域120和杂质区域114。另外，栅电极110a电连接到以类似于源或漏电极130a和源或漏电极130b的方式提供的电极130c。
晶体管162包括：栅电极136d，布置在层间绝缘层128上方；栅极绝缘层138，布置在栅电极136d上方；氧化物半导体层140，布置在栅极绝缘层138上方；以及源或漏电极142a和源或漏电极142b，布置在氧化物半导体层140上方并电连接到氧化物半导体层140。
这里，栅电极136d布置为嵌入在绝缘层132中，绝缘层132形成在层间绝缘层128上方。另外，类似于栅电极136d，形成电极136a、电极136b和电极136c并且它们分别与源或漏电极130a、源或漏电极130b和电极130c接触。
在晶体管162上方，提供保护绝缘层144并且保护绝缘层144与氧化物半导体层140的一部分接触。层间绝缘层146布置在保护绝缘层144上方。这里，在保护绝缘层144和层间绝缘层146中，形成到达源或漏电极142a和源或漏电极142b的开口。在这些开口中，形成电极150d和电极150e，并且电极150d和电极150e分别与源或漏电极142a和源或漏电极142b接触。类似于电极150d和电极150e，在位于栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口中形成电极150a、电极150b和电极150c，并且电极150a、电极150b和电极150c分别与电极136a、电极136b和电极136c接触。
这里，氧化物半导体层140优选地是通过去除杂质(诸如，氢)而高度净化的氧化物半导体层。具体地讲，氧化物半导体层140中的氢浓度小于或等于5×1019原子/cm3，优选地小于或等于5×1018原子/cm3，或者更优选地小于或等于5×1017原子/cm3。在通过充分减小氢浓度而高度净化的氧化物半导体层140中，载流子浓度小于或等于5×1014/cm3，优选地小于或等于5×1012/cm3。以这种方式，通过使用通过充分减小氢浓度而高度净化并且是i型氧化物半导体或者基本上是i型氧化物半导体的氧化物半导体，能够获得具有极有利的截止电流特性的晶体管162。例如，当漏极电压Vd是+1V或+10V并且栅极电压Vg处于-5V到-20V的范围时，截止电流小于或等于1×10-13A。当使用通过充分减小氢浓度而高度净化的氧化物半导体层140并且减小了晶体管162的截止电流时，能够实现具有新型结构的半导体装置。需要注意的是，通过次级离子质谱法(SIMS)测量氧化物半导体层140中的氢浓度。
另外，绝缘层152布置在层间绝缘层146上方。电极154a、电极154b、电极154c和电极154d布置为嵌入在绝缘层152中。这里，电极154a与电极150a接触；电极154b与电极150b接触；电极154c与电极150c和150d接触；并且电极154d与电极150e接触。
也就是说，在图2A和2B中表示的半导体装置中，晶体管160的栅电极110a经电极130c、136c、150c、154c和150d电连接到晶体管162的源或漏电极142a。
<用于制造半导体装置的方法>
接下来，将描述用于制造上述半导体装置的方法的例子。首先，将参照图3A至3H描述制造在下部的晶体管160的方法，然后将参照图4A至4G和图5A至5D描述制造在上部的晶体管162的方法。
<用于制造在下部的晶体管的方法>
首先，准备包含半导体材料的衬底100(参见图3A)。作为包含半导体材料的衬底100，能够使用包含硅、碳化硅等的单晶半导体衬底或多晶半导体衬底，包含硅锗等的化合物半导体衬底，SOI衬底等。这里，描述单晶硅衬底用作包含半导体材料的衬底100的例子。需要注意的是，通常，术语“SOI衬底”表示在其绝缘表面上方具有硅半导体层的半导体衬底。在本说明书中，术语“SOI衬底”还表示在其绝缘表面上方具有使用除硅之外的材料的半导体层的衬底。换句话说，“SOI衬底”中所包括的半导体层不限于硅半导体层。SOI衬底的例子包括在其诸如玻璃衬底的绝缘衬底上方具有半导体层的衬底，在半导体层和绝缘衬底之间具有绝缘层。
在衬底100上方，保护层102用作用于形成元件隔离绝缘层的掩模(参见图3A)。作为保护层102，例如，能够使用利用氧化硅、氮化硅、氧氮化硅等形成的绝缘层。需要注意的是，给出n型电导的杂质元素或者给出p型电导的杂质元素可在以上步骤之前或之后添加到衬底100，从而控制晶体管的阈值电压。作为给出n型电导的杂质，当衬底100中所包含的半导体材料是硅时能够使用磷、砷等。作为给出p型电导的杂质，例如能够使用硼、铝、镓等。
接下来，使用以上保护层102作为掩模，通过蚀刻去除衬底100的在未被保护层102覆盖的区域(暴露区域)中的部分。因此，形成分离的半导体区域104(参见图3B)。对于蚀刻，优选地执行干法蚀刻，但能够执行湿法蚀刻。根据待蚀刻的物体的材料能够合适地选择蚀刻气体和蚀刻剂。
接下来，形成绝缘层以覆盖半导体区域104并且在与半导体区域104重叠的区域中选择性地去除该绝缘层，由此形成元件隔离绝缘层106(参见图3B)。使用氧化硅、氮化硅、氧氮化硅等形成绝缘层。作为用于去除绝缘层的方法，存在蚀刻和抛光处理(诸如，CMP)，并且能够采用它们中的任何一种。需要注意的是，在形成半导体区域104之后或者在形成元件隔离绝缘层106之后去除保护层102。
然后，绝缘层形成在半导体区域104上方，并且包含导电材料的层形成在绝缘层上方。
绝缘层稍后用作栅极绝缘层并优选地具有通过CVD法、溅射法等获得的使用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或叠层结构。替代地，可通过经高密度等离子体处理或热氧化处理氧化或氮化半导体区域104的表面获得以上绝缘层。可以使用例如稀有气体(诸如，He、Ar、Kr或Xe)和氧气、氧化氮、氨、氮气、氢气等的组合的混合气体执行高密度等离子体处理。对于绝缘层的厚度没有特定的限制，但是厚度例如能够大于或等于1nm并且小于或等于100nm。
使用金属材料(诸如，铝、铜、钛、钽或钨)能够形成所述包含导电材料的层。替代地，使用包含导电材料的半导体材料(诸如，多晶硅)可形成包含导电材料的层。对用于形成包含导电材料的层的方法也没有特定的限制，并且可应用各种膜形成方法中的任何一种，诸如蒸发法、CVD法、溅射法和旋涂法。需要注意的是，在这个实施例中，描述使用金属材料形成包含导电材料的层的情况的例子。
其后，通过选择性地蚀刻绝缘层和包含导电材料的层，形成栅极绝缘层108a和栅电极110a(参见图3C)。
接下来，形成覆盖栅电极110a的绝缘层112(参见图3C)。磷(P)、砷(As)等随后被添加到半导体区域104，由此形成具有在浅区域的浅结深度的杂质区域114(参见图3C)。需要注意的是，虽然在这里添加磷或砷从而形成n沟道晶体管，但在形成p沟道晶体管的情况下可添加诸如硼(B)或铝(Al)的杂质元素。还需要注意的是，通过形成杂质区域114，在栅极绝缘层108a下方在半导体区域104中形成沟道形成区域116(参见图3C)。这里，能够合适地设置添加的杂质的浓度；在半导体元件高度小型化的情况下，浓度优选地设置为高。另外，替代于这里采用的在形成绝缘层112之后形成杂质区域114的工艺，可采用在形成杂质区域114之后形成绝缘层112的工艺。
然后，形成侧壁绝缘层118(参见图3D)。形成绝缘层以覆盖绝缘层112，然后该绝缘层经受高度各向异性蚀刻，由此能够以自对准方式形成侧壁绝缘层118。优选地，绝缘层112在此时被部分地蚀刻，从而栅电极110a的顶表面和杂质区域114的顶表面露出。
其后，形成绝缘层以覆盖栅电极110a、杂质区域114、侧壁绝缘层118等。磷(P)、砷(As)等随后被添加到杂质区域114的与绝缘层接触的区域，由此形成高浓度杂质区域120(参见图3E)。接下来，去除以上绝缘层并且形成金属层122以覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区域120等(参见图3E)。各种方法(诸如，真空蒸发法、溅射法和旋涂法)中的任何一种方法可用于形成金属层122。优选地，使用与半导体区域104中所包含的半导体材料发生反应以形成具有低电阻的金属化合物的金属材料形成金属层122。这种金属材料的例子包括钛、钽、钨、镍、钴和铂。
接下来，执行热处理，由此金属层122与半导体材料发生化学反应。相应地，形成与高浓度杂质区域120接触的金属化合物区域124(参见图3F)。需要注意的是，在对于栅电极110a使用多晶硅的情况下，栅电极110a的与金属层122接触的部分也具有金属化合物区域。
作为热处理，能够采用利用闪光灯的照射。虽然当然可使用其他热处理方法，但优选地使用能够实现极短时间热处理的方法，以便提高金属化合物的形成中的化学反应的可控制性。需要注意的是，通过金属材料与半导体材料的反应形成以上金属化合物区域，并且金属化合物区域具有充分增加的电导率。通过形成金属化合物区域，能够充分地减小电阻并且能够提高元件特性。在形成金属化合物区域124之后，去除金属层122。
形成层间绝缘层126和128以覆盖在以上步骤中形成的部件(参见图3G)。使用包含无机绝缘材料(诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽)的材料能够形成层间绝缘层126和128。替代地，能够使用有机绝缘材料，诸如聚酰亚胺或丙烯酸树脂。需要注意的是，虽然层间绝缘层126和层间绝缘层128在这里形成两层结构，但层间绝缘层的结构不限于此。还需要注意的是，在形成层间绝缘层128之后，层间绝缘层128的表面优选地经受CMP处理、蚀刻等以便变平。
其后，在层间绝缘层中形成到达金属化合物区域124的开口，然后在这些开口中形成源或漏电极130a和源或漏电极130b(参见图3H)。例如，源或漏电极130a和源或漏电极130b能够如下形成：通过PVD法、CVD法等在包括这些开口的区域中形成导电层；然后，通过蚀刻、CMP处理等去除导电层的一部分。
需要注意的是，在源或漏电极130a和源或漏电极130b通过去除导电层的一部分形成的情况下，优选地对其表面进行处理以使其表面是平的。例如，钛膜、氮化钛膜等在包括开口的区域中形成为具有小的厚度并且随后钨膜形成为嵌入在开口中的情况下，在其后执行的CMP能够去除钨膜、钛膜、氮化钛膜等的不必要的部分，并提高表面的平整度。通过如上所述使包括源或漏电极130a和源或漏电极130b的表面的表面变平，能够在稍后的步骤中形成有利的电极、配线、绝缘层、半导体层等。
需要注意的是，虽然仅描述了与金属化合物区域124接触的源或漏电极130a和源或漏电极130b，但在同一步骤中能够形成与栅电极110a接触的电极(例如，图2A的电极130c)等。对于用于源或漏电极130a和源或漏电极130b的材料没有特定的限制，并且能够使用各种导电材料中的任何一种材料。例如，能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的导电材料。
通过以上过程，形成使用包含导电材料的衬底100形成的晶体管160。需要注意的是，在执行以上过程之后，也可以形成另外的电极、配线、绝缘层等。当层间绝缘层和导电层堆叠的多层配线结构用作配线结构时，能够提供高度集成的半导体装置。
<用于制造在上部的晶体管的方法>
然后，参照图4A至4G和图5A至5D描述制造在层间绝缘层128上方的晶体管162的过程。需要注意的是，在表示层间绝缘层128上方的各种电极、晶体管162等的制造过程的图4A至4G和图5A至5D中，省略了晶体管162下方的晶体管160等。
首先，绝缘层132形成在层间绝缘层128、源或漏电极130a、源或漏电极130b和电极130c上方(参见图4A)。通过PVD法、CVD法等能够形成绝缘层132。包含无机绝缘材料(诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽)的材料能够用于绝缘层132。
接下来，在绝缘层132中形成到达源或漏电极130a、源或漏电极130b和电极130c的开口。此时，在将要形成栅电极136d的区域中形成另一开口。导电层134形成为嵌入在这些开口中(参见图4B)。例如，通过使用掩模的蚀刻能够形成以上开口。例如，通过经使用光掩模曝光能够形成掩模。对于蚀刻，可执行湿法蚀刻或干法蚀刻，但考虑到精细图案化，优选地执行干法蚀刻。通过诸如PVD法或CVD法的沉积方法能够形成导电层134。用于导电层134的材料的例子包括导电材料，诸如钼、钛、铬、钽、钨、铝、铜、钕和钪、这些材料中的任何材料的合金以及包含这些材料中的任何材料的化合物(例如，这些材料中的任何材料的氮化物)。
具体地讲，例如，导电层134能够如下形成：钛膜在包括开口的区域中通过PVD法形成为具有小的厚度，并且氮化钛膜随后通过CVD法形成为具有小的厚度；然后，钨膜形成为嵌入在开口中。这里，通过PVD法形成的钛膜具有减少在界面的氧化膜并减小与下部电极(这里，源或漏电极130a、源或漏电极130b和电极130c等)的接触电阻的功能。另外，随后形成的氮化钛膜具有阻挡层性质，从而防止导电材料的扩散。替代地，在使用钛、氮化钛等形成阻挡膜之后，可通过镀覆法形成铜膜。
在形成导电层134之后，通过蚀刻、CMP处理等去除导电层134的一部分，从而露出绝缘层132并且形成电极136a、136b和136c以及栅电极136d(参见图4C)。需要注意的是，当通过去除以上导电层134的一部分形成电极136a、136b和136c以及栅电极136d时，优选地执行处理从而获得变平的表面。通过使绝缘层132、电极136a、136b和136c以及栅电极136d的表面变平，能够在稍后的步骤中形成有利的电极、配线、绝缘层、半导体层等。
其后，形成栅极绝缘层138以覆盖绝缘层132、电极136a、136b和136c以及栅电极136d(参见图4D)。通过溅射法、CVD法等能够形成栅极绝缘层138。栅极绝缘层138优选地包含氧化硅、氮化硅、氮氧化硅、氧氮化硅、氧化铝、氧化铪、氧化钽等。需要注意的是，栅极绝缘层138可具有单层结构或叠层结构。例如，通过使用硅烷(SiH4)、氧气和氮气作为源气体的等离子体CVD法能够形成氮氧化硅的栅极绝缘层138。对于栅极绝缘层138的厚度没有特定的限制，但厚度例如能够大于或等于10nm并且小于或等于500nm。当采用叠层结构时，优选地通过堆叠具有大于或等于50nm并且小于或等于200nm的厚度的第一栅极绝缘层和位于第一栅极绝缘层上方的具有大于或等于5nm并且小于或等于300nm的厚度的第二栅极绝缘层，形成栅极绝缘层138。
需要注意的是，通过去除杂质变为i型氧化物半导体或者基本上i型氧化物半导体的氧化物半导体(高度净化的氧化物半导体)对界面态或界面电荷极为灵敏；因此，当这种氧化物半导体用于氧化物半导体层时，氧化物半导体层和栅极绝缘层之间的界面很重要。换句话说，将要与高度净化的氧化物半导体层接触的栅极绝缘层138需要具有高质量。
例如，使用微波(2.45GHz)的高密度等离子体CVD法是有利的，因为由此能够形成具有高耐受电压的致密的高质量栅极绝缘层138。这是因为，当高度净化的氧化物半导体层和高质量栅极绝缘层彼此接触时，界面态能够减小并且界面特性能够是有利的。
当然，即使在使用这种高度净化的氧化物半导体层时，也能够采用其他方法(诸如，溅射法或等离子体CVD法)，只要能够形成具有良好质量的绝缘层作为栅极绝缘层即可。替代地，可应用在形成之后通过热处理修改了其膜质量和界面特性的绝缘层。在任何情况下，可接受具有作为栅极绝缘层138的良好质量并且减小栅极绝缘层和氧化物半导体层之间的界面态密度的层，从而形成良好的界面。
此外，当在氧化物半导体中包含杂质时，在利用电场强度2×106V/cm的在12小时期间在85℃的偏置温度测试(BT测试)中，通过强电场(B：偏置)和高温(T：温度)切割杂质和氧化物半导体的主要成分之间的组合，并且产生的悬空键导致阈值电压(Vth)的漂移。
另一方面，根据公开的发明的一个实施例，通过如上所述去除氧化物半导体中的杂质(尤其是氢或水)并在栅极绝缘层和氧化物半导体层之间实现良好的界面特性，能够提供即使在BT测试中也稳定的晶体管。
然后，氧化物半导体层形成在栅极绝缘层138上方并通过诸如使用掩模的蚀刻的方法处理，从而形成具有岛形的氧化物半导体层140(参见图4E)。
作为氧化物半导体层，能够应用使用下面材料中的任何材料形成的氧化物半导体层：四成分金属氧化物，诸如In-Sn-Ga-Zn-O；三成分金属氧化物，诸如In-Ga-Zn-O、In-Sn-Zn-O、In-Al-Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O和Sn-Al-Zn-O；二成分金属氧化物，诸如In-Zn-O、Sn-Zn-O、Al-Zn-O、Zn-Mg-O、Sn-Mg-O和In-Mg-O；单成分金属氧化物，诸如In-O、Sn-O和Zn-O；等等。另外，以上氧化物半导体层可包含SiO2。
作为氧化物半导体层，能够使用由InMO3(ZnO)m(m>0)代表的薄膜。这里，M代表从Ga、Al、Mn和Co选择的一种或多种金属元素。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。由包括Ga作为M的InMO3(ZnO)m(m>0)代表的氧化物半导体膜称为基于In-Ga-Zn-O的氧化物半导体，并且基于In-Ga-Zn-O的氧化物半导体的薄膜称为基于In-Ga-Zn-O的氧化物半导体膜(基于In-Ga-Zn-O的非晶膜)。
在这个实施例中，作为氧化物半导体层，利用用于沉积的基于In-Ga-Zn-O的氧化物半导体靶通过溅射法形成非晶氧化物半导体层。需要注意的是，通过把硅添加到非晶氧化物半导体层，能够抑制结晶；因此，使用包含大于或等于2wt.%并且小于或等于10wt.%的SiO2的靶可形成氧化物半导体层。
作为用于通过溅射法形成氧化物半导体层的靶，例如，能够使用包含氧化锌作为其主要成分的金属氧化物靶。此外，例如，能够使用包含In、Ga和Zn(In2O3：Ga2O3：ZnO的成分比=1：1：1[摩尔比])等的用于沉积的氧化物半导体靶。另外，可使用包含In、Ga和Zn(In2O3：Ga2O3：ZnO的成分比=1：1：2[摩尔比]或者In2O3：Ga2O3：ZnO的成分比=1：1：4[摩尔比])的用于沉积的氧化物半导体靶。用于沉积的氧化物半导体靶的填充率是90%至100%(包括90%和100%)，优选地大于或等于95%(例如，99.9%)。使用具有高填充率的用于沉积的氧化物半导体靶形成致密的氧化物半导体层。
用于形成氧化物半导体层的气氛优选地是稀有气体(通常为氩气)气氛、氧气气氛或者稀有气体(通常为氩气)和氧气的混合气氛。具体地讲，优选地使用高纯度气体，其中，杂质(诸如，氢、水、羟基和氢化物)的浓度减小至近似百万分之几(优选地，十亿分之几)。
在形成氧化物半导体层时，衬底固定在保持于减压状态的处理室中，并且衬底温度高于或等于100℃并且低于或等于600℃，优选地高于或等于200℃并且低于或等于400℃。当在衬底加热的同时形成氧化物半导体层时，氧化物半导体层中所包含的杂质的浓度能够减小。另外，减小了由于溅射导致的损伤。在去除了留在处理室中的水分的同时，引入去除了氢和水分的溅射气体，并且利用金属氧化物作为靶形成氧化物半导体层。为了去除处理室中的剩余水分，优选地使用捕集真空泵。例如，能够使用低温泵、离子泵或者钛升华泵。抽空单元可以是具有冷阱的涡轮泵。从利用低温泵抽空的沉积室去除氢原子、包含氢原子的化合物(诸如，水(H2O))、(优选地，包含碳原子的化合物)等，由此减小在沉积室中形成的氧化物半导体层中所包含的杂质的浓度。
例如，沉积条件能够设置如下：衬底和靶之间的距离是100mm；压力是0.6Pa；直流(DC)功率是0.5kW；并且气氛是氧气气氛(氧气流量的比例是100%)。优选地，使用脉冲直流(DC)电源，因为能够减少粉状物质(也称为颗粒或粉尘)并且膜厚度能够是均匀的。氧化物半导体层的厚度大于或等于2nm并且小于或等于200nm，优选地大于或等于5nm并且小于或等于30nm。需要注意的是，合适的厚度取决于应用的氧化物半导体材料，并且氧化物半导体层的厚度可根据材料而合适地设置。
需要注意的是，在通过溅射法形成氧化物半导体层之前，优选地通过反溅射去除附着于栅极绝缘层138的表面的粉尘，在反溅射中，引入氩气并产生等离子体。这里，反溅射表示一种通过离子撞击待处理的物体的表面提高表面的质量的方法，而一般的溅射是通过离子撞击溅射靶来实现的。用于使离子撞击待处理的物体的表面的方法包括这样的方法：在氩气气氛中在表面上施加高频电压并且在衬底附近产生等离子体。需要注意的是，替代于氩气气氛，可使用氮气气氛、氦气气氛、氧气气氛等。
对于氧化物半导体层的蚀刻，可使用干法蚀刻或者湿法蚀刻。当然，可采用干法蚀刻和湿法蚀刻的组合。根据材料合适地设置蚀刻条件(蚀刻气体、蚀刻溶液、蚀刻时间、温度等)，从而氧化物半导体层能够蚀刻为所希望的形状。
用于干法蚀刻的蚀刻气体的例子是包含氯的气体(基于氯的气体，诸如氯气(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)或者四氯化碳(CCl4))等。替代地，可使用包含氟的气体(基于氟的气体，诸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或者三氟甲烷(CHF3))；溴化氢(HBr)；氧气(O2)；添加诸如氦气(He)或氩气(Ar)的稀有气体的这些气体中的任何气体；等等。
作为干法蚀刻方法，能够使用平行板反应离子蚀刻(RIE)法或者感应耦合等离子体(ICP)蚀刻法。为了把层蚀刻为所希望的形状，合适地设置蚀刻条件(施加于线圈形电极的电功率的量、施加于衬底侧的电极的电功率的量、衬底侧的电极的温度等)。
作为用于湿法蚀刻的蚀刻剂，能够使用磷酸、醋酸和硝酸的混合溶液、氨水和过氧化氢混合物(31wt%的过氧化氢溶液：28wt%的氨水溶液：水=5：2：2)等。替代地，可使用诸如ITO07N(由KantoChemical Co.,Inc.生产)等的蚀刻剂。
然后，氧化物半导体层优选地经受第一热处理。通过这种第一热处理，氧化物半导体层能够脱水或者脱氢。在高于或等于300℃并且低于或等于750℃(优选地，高于或等于400℃并且低于衬底的应变点)的温度执行第一热处理。例如，衬底被引入到使用电阻加热元件等的电炉中，并且氧化物半导体层140在一小时期间在450℃的温度在氮气气氛中经受热处理。此时，防止氧化物半导体层140暴露于空气，从而防止水或氢的进入。
需要注意的是，热处理设备不限于电炉，并且可包括用于通过由介质(诸如，加热气体等)提供的热传导或热辐射加热待处理的物体的装置。例如，能够使用快速热退火(RTA)设备，诸如气体快速热退火(GRTA)设备或者灯快速热退火(LRTA)设备。GRTA设备是用于使用高温气体的热处理的设备。作为气体，使用不会由于热处理而与待处理的物体发生反应的惰性气体，诸如氮气或稀有气体(诸如，氩气)。LRTA设备是用于通过从灯(诸如，卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯)发出的光的辐射(电磁波)加热待处理的物体的设备。
例如，作为第一热处理，GRTA可如下执行。衬底被放置在已被加热到650℃至700℃的高温的惰性气体中，加热几分钟，并被从惰性气体中取出。GRTA能够在短时间中实现高温热处理。另外，即使当温度超过衬底的应变点时也可应用这种热处理，因为仅花费很短时间。
需要注意的是，优选地在包含氮气或稀有气体(例如，氦气、氖气或氩气)作为其主要成分并且不包含水、氢等的气氛中执行第一热处理。例如，引入到热处理设备中的氮或稀有气体(例如，氦气、氖气或氩气)的纯度大于或等于6N(99.9999%)，优选地大于或等于7N(99.99999%)(也就是说，杂质的浓度小于或等于1ppm，优选地，小于或等于0.1ppm)。
在一些情况下，根据第一热处理的条件或者氧化物半导体层的材料，氧化物半导体层可能结晶化为微晶层或多晶层。例如，氧化物半导体层可结晶化以变为具有大于或等于90%或者大于或等于80%的结晶的程度的微晶氧化物半导体层。另外，根据第一热处理的条件或者氧化物半导体层的材料，氧化物半导体层可变为不包含结晶成分的非晶氧化物半导体层。
氧化物半导体层可变为在非晶氧化物半导体(例如，氧化物半导体层的表面)中混有微晶(具有大于或等于1nm并且小于或等于20nm，典型地，大于或等于2nm并且小于或等于4nm的粒径)的氧化物半导体层。
另外，通过在非晶氧化物半导体中布置微晶能够改变氧化物半导体层的电特性。例如，在利用用于沉积的基于In-Ga-Zn-O的氧化物半导体靶形成氧化物半导体层的情况下，通过形成由具有电各向异性的In2Ga2ZnO7代表的晶粒排列的微晶部分能够改变氧化物半导体层的电特性。
更具体地讲，例如，通过把In2Ga2ZnO7的c轴排列为取向沿着垂直于氧化物半导体层的表面的方向，提高在平行于氧化物半导体层的表面的方向上的电导率，由此在垂直于氧化物半导体层的表面的方向上的绝缘性质能够增加。另外，这种微晶部分具有抑制杂质(诸如，水或氢)进入氧化物半导体层的功能。
需要注意的是，通过由GRTA加热氧化物半导体层的表面能够形成以上包括微晶部分的氧化物半导体层。当使用Zn的量小于In或Ga的量的溅射靶时，能够实现更加有利的形成。
能够对还未处理成岛形层的氧化物半导体层140执行对氧化物半导体层140执行的第一热处理。在这种情况下，在第一热处理之后，从加热设备取出衬底并且执行光刻步骤。
需要注意的是，以上热处理能够使氧化物半导体层140脱水或脱氢，因此能够称为脱水处理或脱氢处理。例如，在形成氧化物半导体层之后，在源或漏电极堆叠在氧化物半导体层140上方之后，或者在保护绝缘层形成在源或漏电极上方之后，可以在任何时刻执行这种脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行超过一次。
接下来，将源或漏电极142a和源或漏电极142b形成为与氧化物半导体层140接触(参见图4F)。源或漏电极142a和源或漏电极142b能够以这种方式形成：形成导电层以覆盖氧化物半导体层140，然后选择性地蚀刻该导电层。
通过PVD法(诸如，溅射法)、CVD(诸如，等离子体CVD法)能够形成导电层。作为导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨选择的元素，包含以上元素中的任何元素作为其成分的合金等。另外，可使用包含从锰、镁、锆、铍和钍选择的一种或多种元素的材料。组合铝和从钛、钽、钨、钼、铬、钕和钪选择的一种或多种元素的材料也可用于导电层的材料。
替代地，可使用导电金属氧化物形成导电层。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，在一些情况下缩写入为ITO)、氧化铟-氧化锌合金(In2O3-ZnO)或者包含硅或氧化硅的金属氧化物材料中的任何材料。
导电层可具有单层结构或者两层或更多层的叠层结构。例如，能够给出：包含硅的铝膜的单层结构；铝膜和堆叠在其上方的钛膜的两层结构；钛膜、铝膜和钛膜依次堆叠的三层结构等。
这里，紫外线、KrF激光束或者ArF激光束优选地用于形成蚀刻掩模的曝光。
晶体管的沟道长度(L)由源或漏电极142a的下边缘部分和源或漏电极142b的下边缘部分之间的距离确定。在执行沟道长度(L)小于25nm的图案的曝光的情况下，在几纳米至几十纳米的极远紫外范围(该范围是极短波长)中执行用于制作掩模的曝光。在使用极远紫外光的曝光中，分辨率高并且聚焦深度大。因此，稍后将要形成的晶体管的沟道长度(L)能够大于或等于10nm并且小于或等于1000nm，由此电路的操作速度能够增加。另外，晶体管的断态电流极小，这防止了功耗的增加。
合适地调整层的材料和蚀刻条件，从而在导电层的蚀刻中不去除氧化物半导体层140。需要注意的是，根据材料和蚀刻条件，氧化物半导体层140在一些情况下在这个步骤中被部分地蚀刻以变为具有凹槽(凹陷部分)的氧化物半导体层。
氧化物导电层可形成在氧化物半导体层140和源或漏电极层142a之间并且在氧化物半导体层140和源或漏电极层142b之间。氧化物导电层以及用于形成源或漏电极142a和源或漏电极142b的导电层能够连续地形成(连续沉积)。氧化物导电层能够用作源区域或者漏区域。通过提供这种氧化物导电层，能够减小源区域和漏区域的电阻并且能够实现晶体管的高速操作。
为了减少掩模和步骤的数量，可利用使用多色调掩模形成的抗蚀剂掩模执行蚀刻，多色调掩模是曝光掩模，光透射通过该曝光掩模以具有多种强度。利用多色调掩模形成的抗蚀剂掩模具有有着多种厚度的形状(阶梯状形状)并且还能够通过磨光而在形状方面改变；因此，抗蚀剂掩模能够用在多个蚀刻步骤中以用于处理成不同图案。也就是说，通过一个多色调掩模能够形成与至少两种或更多种不同图案对应的抗蚀剂掩模。因此，曝光掩模的数量能够减少并且对应的光刻步骤的数量也能够减少；由此能够实现工艺的简化。
需要注意的是，在以上步骤之后优选地执行使用气体(诸如，N2O、N2或Ar)的等离子体处理。通过这种等离子体处理，附着于露出的氧化物半导体层的表面的水被去除。替代地，可使用氧气和氩气的混合气体执行等离子体处理。
其后，在不暴露于空气的情况下形成与氧化物半导体层140的一部分接触的保护绝缘层144(参见图4G)。
通过合适地采用诸如溅射法的方法能够形成保护绝缘层144，通过该方法防止杂质(诸如，水或氢)进入保护绝缘层144。保护绝缘层144形成为具有大于或等于1nm的厚度。作为能够用于保护绝缘层144的材料，存在氧化硅、氮化硅、氮氧化硅、氧氮化硅等。保护绝缘层144可具有单层结构或叠层结构。用于保护绝缘层144的成形的衬底温度优选地高于或等于室温并且低于或等于300℃。用于保护绝缘层144的形成的气氛优选地是稀有气体(通常为氩气)气氛、氧气气氛或者稀有气体(通常为氩气)和氧气的混合气氛。
如果氢被包含在保护绝缘层144中，则引起氢进入到氧化物半导体层、由氢提取氧化物半导体层中的氧等，并且使氧化物半导体层的背沟道侧的电阻变低，这可形成寄生沟道。因此，很重要地，采用尽可能少地使用氢的形成方法，从而保护绝缘层144尽可能少地包含氢。
另外，优选地，在去除处理室中的剩余水分的同时形成保护绝缘层144。这是为了防止氢、羟基或水分被包含在氧化物半导体层140和保护绝缘层144中。
为了去除处理室中的剩余水分，优选地使用捕集真空泵。例如，优选地使用低温泵、离子泵或者钛升华泵。抽空单元可以是具有冷阱的涡轮泵。从利用低温泵抽空的沉积室去除氢原子、包含氢原子的化合物(诸如，水(H2O))等，由此减小在沉积室中形成的保护绝缘层144中所包含的杂质的浓度。
作为在保护绝缘层144的形成中使用的溅射气体，优选地使用杂质(诸如，氢、水、羟基或氢化物)减少至近似百万分之几(优选地，十亿分之几)的高纯度气体。
然后，优选地在惰性气体气氛或氧气气氛中执行第二热处理(优选地在高于或等于200℃并且低于或等于400℃的温度，例如在高于或等于250℃并且低于或等于350℃的温度)。例如，在一小时期间在250℃在氮气气氛中执行第二热处理。第二热处理能够减小薄膜晶体管的电特性的变化。
另外，可在空气中在大于或等于1小时并且小于或等于30小时期间在高于或等于100℃并且低于或等于200℃的温度执行热处理。可在固定加热温度执行这种热处理。替代地，可反复多次应用下面的温度循环：温度从室温增加至高于或等于100℃并且低于或等于200℃的温度，然后减小至室温。另外，这种热处理可在保护绝缘层的形成之前在减小的压力下执行。减小的压力能够使热处理时间较短。需要注意的是，可替代于第二热处理执行这种热处理；替代地，可除了第二热处理之外还在第二热处理之前或之后执行这种热处理。
然后，层间绝缘层146形成在保护绝缘层144上方(参见图5A)。层间绝缘层146能够通过PVD法、CVD法等形成。包含无机绝缘材料(诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽)的材料能够用于层间绝缘层146。另外，在形成层间绝缘层146之后，层间绝缘层146的表面优选地经受CMP处理、蚀刻处理等以便变平。
接下来，在层间绝缘层146、保护绝缘层144和栅极绝缘层138中形成到达电极136a、136b和136c、源或漏电极142a和源或漏电极142b的开口；然后，导电层148形成为嵌入在这些开口中(参见图5B)。例如，通过使用掩模的蚀刻能够形成以上开口。例如，通过经使用光掩模曝光能够形成掩模。对于蚀刻，可执行湿法蚀刻或干法蚀刻，但考虑到精细图案化，优选地执行干法蚀刻。通过诸如PVD法或CVD法的沉积方法能够形成导电层148。用于导电层148的材料的例子包括导电材料，诸如钼、钛、铬、钽、钨、铝、铜、钕和钪、这些材料中的任何材料的合金以及包含这些材料中的任何材料的化合物(例如，这些材料中的任何材料的氮化物)。
具体地讲，例如，导电层148能够如下形成：钛膜在包括开口的区域中通过PVD法形成为具有小的厚度并且氮化钛膜随后通过CVD法形成为具有小的厚度；然后，钨膜形成为嵌入在开口中。这里，通过PVD法形成的钛膜具有减小在界面的氧化膜并减小与下部电极(这里，电极136a、136b和136c、源或漏电极142a和源或漏电极142b等)的接触电阻的功能。另外，随后形成的氮化钛膜具有阻挡层性质，从而防止导电材料的扩散。替代地，在使用钛、氮化钛等形成阻挡膜之后，可通过镀覆法形成铜膜。
在形成导电层148之后，通过蚀刻处理、CMP处理等去除导电层148的一部分，从而露出层间绝缘层146并且形成电极150a、150b、150c、150d和150e(参见图5C)。需要注意的是，当通过去除以上导电层148的一部分形成电极150a、150b、150c、150d和150e时，优选地执行处理从而获得变平的表面。通过使层间绝缘层146以及电极150a、150b、150c、150d和150e的表面变平，能够在稍后的步骤中形成有利的电极、配线、绝缘层等。
另外，形成绝缘层152并且在绝缘层152中形成到达电极150a、150b、150c、150d和150e的开口；然后，导电层形成为嵌入在这些开口中。其后，通过蚀刻、CMP等去除导电层的一部分，从而露出绝缘层152并且形成电极154a、154b、154c和154d(参见图5D)。这个步骤类似于形成电极150a等的步骤；因此，这里省略详细的描述。
当以上述方式制造晶体管162时，氧化物半导体层140中的氢浓度小于或等于5×1019原子/cm3并且晶体管162的断态电流小于或等于1×10-13A。因此，通过采用高度净化的氧化物半导体层140能够获得具有极佳特性的晶体管162，在高度净化的氧化物半导体层140中，充分地减小了氢浓度并且减少了由于缺氧导致的缺陷。另外，能够制造具有极佳特性的半导体装置，该半导体装置包括位于下部的使用除氧化物半导体之外的材料形成的晶体管160和位于上部的使用氧化物半导体形成的晶体管162。
需要注意的是，碳化硅(例如，4H-SiC)是与氧化物半导体相比的半导体材料。氧化物半导体和4H-SiC具有一些共同的特点。一个例子是载流子密度。在室温使用费米-狄拉克（Femi-Dirac）分布，少数载流子的密度在氧化物半导体中被估计为近似10-7/cm3，该密度与4H-SiC的6.7×10-11/cm3一样极低。当比较氧化物半导体的少数载流子密度与硅的本征载流子密度(1.4×1010/cm3)时，容易理解氧化物半导体的少数载流子密度很低。
另外，氧化物半导体的能带隙为3.0eV至3.5eV，并且4H-SiC的能带隙为3.26eV，这意味着氧化物半导体和碳化硅都是宽带隙半导体。
相比之下，在氧化物半导体和碳化硅之间存在很大差异，即在处理温度方面。在使用碳化硅的半导体处理中通常需要在1500℃至2000℃激活的热处理，从而难以形成碳化硅和使用除碳化硅之外的半导体材料形成的半导体元件的叠层。这是因为，半导体衬底、半导体元件等被这种高温损伤。另一方面，能够利用在300℃至500℃(在低于或等于玻璃态转化温度的温度，最大为近似700℃)的热处理形成氧化物半导体；因此，在使用其他半导体材料形成集成电路之后，能够使用氧化物半导体形成半导体元件。
氧化物半导体相对于碳化硅具有这样的优点：能够使用低耐热衬底，诸如玻璃衬底。此外，氧化物半导体还具有这样的优点：与碳化硅相比能够充分地减少能量成本，因为不需要在高温的加热温度。
需要注意的是，虽然进行了许多关于诸如氧化物半导体的态密度(DOS)的物理性质的研究，但它们未提出充分地减少能隙中的局域态的思想。在公开的发明的一个实施例中，从氧化物半导体去除能够引起局域能级的水或氢，由此制造高度净化的氧化物半导体。这基于充分地减少局域态的思想并实现了优异工业产品的制造。
需要注意的是，当去除氢、水等时，在一些情况下也去除氧。因此，有利的是，通过把氧提供给由于缺氧产生的金属的悬空键从而减少由于缺氧导致的局域态，进一步净化氧化物半导体(使其成为i型氧化物半导体)。例如，由于缺氧导致的局域态能够以下面的方式减少：具有过多氧的氧化膜形成为与沟道形成区域紧密接触；并且执行在200℃至400℃(典型地，近似250℃)的热处理，从而氧被从氧化膜提供给氧化物半导体。
另外，在充分地减少氢、水等的气氛或者氧气气氛中执行并且跟在第二加热处理之后的温度减小步骤中，氧能够被提供给氧化物半导体。
能够考虑：氧化物半导体的缺陷的因素是在导带以下在0.1eV至0.2eV由于过多的氢导致的浅能级、由于缺氧导致的深能级等。彻底去除氢并充分地提供氧以便消除这些缺陷的技术思想应该是有效的。
需要注意的是，虽然氧化物半导体通常具有n型电导率，但在公开的发明的一个实施例中，通过去除杂质(诸如，水或氢)并提供作为氧化物半导体的成分的氧使氧化物半导体成为i型氧化物半导体。从这个方面，不同于通过添加杂质而成为i型硅的硅的情况，公开的发明的一个实施例包括新的技术思想。
需要注意的是，使用氧化物半导体形成的晶体管162在这个实施例中是底栅晶体管；然而，本发明的实施例不限于此。晶体管162可以是底栅晶体管、顶栅晶体管或者双栅晶体管。双栅晶体管表示这样的晶体管：两个栅电极层布置在沟道区域上方和下方并且在其间布置栅极绝缘层。
<使用氧化物半导体的晶体管的导电机制>
将参照图31、图32、图33A和33B以及图34描述包括氧化物半导体的晶体管的导电机制。需要注意的是，下面的描述为了容易理解而基于理想情况的假设并且不必反映实际情况。还需要注意的是，下面的描述仅是一种考虑并且不影响本发明的有效性。
图31是包括氧化物半导体的晶体管(薄膜晶体管)的截面图。氧化物半导体层(OS)布置在栅电极(GE1)上方并且栅极绝缘层(GI)位于它们之间，并且源电极(S)和漏电极(D)布置在它们上方。提供绝缘层以覆盖源电极(S)和漏电极(D)。
图32是图31的A-A’部分的能带图(示意图)。在图32中，黑圆圈(●)和白圆圈(○)分别代表电子和空穴并具有电荷(-q，+q)。在正电压(VD>0)施加于漏电极的情况下，虚线显示没有电压施加于栅电极(VG=0)的情况，并且实线显示正电压施加于栅电极(VG>0)的情况。在没有电压施加于栅电极的情况下，载流子(电子)因为高势垒而不会从电极注入到氧化物半导体侧，从而电流不流动，这意味着截止状态。另一方面，当正电压施加于栅电极时，势垒降低，因此电流流动，这意味着导通状态。
图33A和33B是图31的B-B’部分的能带图(示意图)。图33A表示正电压(VG>0)施加于栅电极(GE1)并且载流子(电子)在源电极和漏电极之间流动的导通状态。图33B表示负电压(VG<0)施加于栅电极(GE1)并且少数载流子不流动的截止状态。
图34表示真空能级和金属的功函数(φM)之间的关系以及真空能级和氧化物半导体的电子亲和势(χ)之间的关系。
在普通温度，金属中的电子退化并且费米能级位于导带中。另一方面，常规氧化物半导体是n型半导体，在n型半导体中，费米能级(EF)离开位于带隙的中间的本征费米能级(Ei)并更靠近导带。需要注意的是，已知氢的一部分是氧化物半导体中的施主并且是导致氧化物半导体成为n型半导体的一个因素。
另一方面，通过去除作为使氧化物半导体具有n型电导的一个因素的氢以便按照尽可能少地包含不是其主要成分的元素(杂质元素)的方式进行高度净化，使根据公开的发明的一个实施例的氧化物半导体成为本征(i型)氧化物半导体或者基本上本征的氧化物半导体。换句话说，根据公开的发明的一个实施例的氧化物半导体不是通过添加杂质元素而成为i型氧化物半导体的氧化物半导体，而是通过尽可能多地去除杂质(诸如，氢或水)而高度净化的i型(本征)或者几乎i型的氧化物半导体。以这种方式，费米能级(EF)能够极为接近本征费米能级(Ei)。
据称，氧化物半导体的带隙(Eg)为3.15eV并且电子亲和势(χ)是4.3V。源电极和漏电极中所包括的钛(Ti)的功函数基本上等于氧化物半导体的电子亲和势(χ)。在这种情况下，在金属和氧化物半导体之间的界面未形成电子的肖特基势垒。
此时，电子在栅极绝缘层和净化的氧化物半导体(在能量方面稳定的氧化物半导体的最下面部分)之间的界面的附近移动，如图33A中所示。
另外，如图33B中所示，当负电位施加于栅电极(GE1)时，电流的值极为接近零，因为作为少数载流子的空穴基本上为零。
以这种方式，通过进行净化以使得尽可能少地包含除其主要元素之外的元素(即，杂质元素)，获得本征(i型)氧化物半导体或者基本上本征的氧化物半导体。因此，氧化物半导体和栅极绝缘层之间的界面的特性变得明显。由于这个原因，栅极绝缘层需要能够与氧化物半导体形成有利的界面。具体地讲，优选地使用例如使用利用VHF频带至微波频带的范围中的电源频率产生的高密度等离子体通过CVD法形成的绝缘层、通过溅射法形成的绝缘层等。
当净化氧化物半导体并且使氧化物半导体和栅极绝缘层之间的界面变得有利时，在晶体管具有例如1×104μm的沟道宽度(W)和3μm的沟道长度(L)的情况下，可实现10-13A或更小的断态电流和0.1V/dec的亚阈值摆幅(S值)(利用100nm厚的栅极绝缘层)。
如上所述净化氧化物半导体以尽可能少地包含除其主要元素之外的元素(即，杂质元素)，从而薄膜晶体管能够以有利的方式工作。
<修改例子>
参照图6、图7A和7B、图8A和8B以及图9A和9B描述半导体装置的结构的修改例子。需要注意的是，在下面的修改例子中，晶体管162的结构不同于已经描述的结构。换句话说，晶体管160的结构类似于已经描述的结构。
在图6中表示的例子中，晶体管162包括位于氧化物半导体层140和源或漏电极142a和源或漏电极142b下方的栅电极136d，源或漏电极142a和源或漏电极142b在氧化物半导体层140的底表面与氧化物半导体层140接触。由于平面结构可对应于截面结构合适地改变，所以在这里仅描述截面结构。
作为图6中表示的结构和图2A和2B中表示的结构之间的很大差异，存在源或漏电极142a和源或漏电极142b连接到氧化物半导体层140的多个连接位置。也就是说，在图2A和2B中表示的结构中，源或漏电极142a和源或漏电极142b在氧化物半导体层140的顶表面与氧化物半导体层140接触；另一方面，在图6中表示的结构中，源或漏电极142a和源或漏电极142b在氧化物半导体层140的底表面与氧化物半导体层140接触。另外，由于这种接触的差异，其他电极、其他绝缘层等的位置改变。关于每个部件的细节，可以参照图2A和2B。
具体地讲，半导体装置包括：栅电极136d，布置在层间绝缘层128上方；栅极绝缘层138，布置在栅电极136d上方；源或漏电极142a和源或漏电极142b，布置在栅极绝缘层138上方；和氧化物半导体层140，与源或漏电极142a和源或漏电极142b的顶表面接触。
这里，栅电极136d布置为嵌入在绝缘层132中，绝缘层132形成在层间绝缘层128上方。另外，类似于栅电极136d，电极136a、电极136b和电极136c被形成为分别与源或漏电极130a、源或漏电极130b和电极130c接触。
在晶体管162上方，提供保护绝缘层144并且保护绝缘层144与氧化物半导体层140的一部分接触。层间绝缘层146布置在保护绝缘层144上方。这里，在保护绝缘层144和层间绝缘层146中，形成到达源或漏电极142a和源或漏电极142b的开口。在这些开口中，电极150d和电极150e被形成为分别与源或漏电极142a和源或漏电极142b接触。类似于电极150d和电极150e，在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口中，电极150a、电极150b和电极150c被形成为分别与电极136a、电极136b和电极136c接触。
另外，绝缘层152布置在层间绝缘层146上方。电极154a、电极154b、电极154c和电极154d布置为嵌入在绝缘层152中。这里，电极154a与电极150a接触；电极154b与电极150b接触；电极154c与电极150c和150d接触；并且电极154d与电极150e接触。
图7A和7B中的每一个表示栅电极136d布置在氧化物半导体层140上方的例子。这里，图7A表示源或漏电极142a和源或漏电极142b在氧化物半导体层140的底表面与氧化物半导体层140接触的例子；并且图7B表示源或漏电极142a和源或漏电极142b在氧化物半导体层140的顶表面与氧化物半导体层140接触的例子。
图7A和7B的结构在很大程度上不同于图2A和2B以及图6中的结构，差别在于：栅电极136d布置在氧化物半导体层140上方。另外，图7A中表示的结构和图7B中表示的结构之间的很大差异在于源或漏电极142a和源或漏电极142b与氧化物半导体层140接触的表面，该接触的表面是氧化物半导体层140的顶表面或底表面。另外，由于这些差异，其他电极、其他绝缘层等的位置改变。关于每个部件的细节，可以参照图2A和2B中表示的结构。
具体地讲，在图7A中，半导体装置包括：源或漏电极142a和源或漏电极142b，布置在层间绝缘层128上方；氧化物半导体层140，与源或漏电极142a和源或漏电极142b的顶表面接触；栅极绝缘层138，布置在氧化物半导体层140上方；和栅电极136d，在栅极绝缘层138上方位于与氧化物半导体层140重叠的区域中。
在图7B中，半导体装置包括：氧化物半导体层140，布置在层间绝缘层128上方；源或漏电极142a和源或漏电极142b，布置为与氧化物半导体层140的顶表面接触；栅极绝缘层138，布置在氧化物半导体层140、源或漏电极142a和源或漏电极142b上方；和栅电极136d，在栅极绝缘层138上方位于与氧化物半导体层140重叠的区域中。
需要注意的是，在图7A和7B中表示的结构中，在一些情况下能够省略图2A和2B等中表示的结构所具有的部件(例如，电极150a、电极154a等)。在这种情况下，能够次要地实现制造过程的简化。当然，在图2A和2B等中表示的结构中也能够省略不必要的部件。
图8A和8B中的每一个表示元件具有相对较大的尺寸并且栅电极136d布置在氧化物半导体层140下方的结构的例子。在这种情况下，配线、电极等不需要被形成为嵌入在绝缘层中，因为表面的平整度或覆盖范围不需要极高。例如，栅电极136d等能够以这种方式形成：形成导电层，然后进行图案化。需要注意的是，虽然未示出，但能够类似地制造晶体管160。
图8A中表示的结构和图8B中表示的结构之间的很大差异在于源或漏电极142a和源或漏电极142b与氧化物半导体层140接触的表面，该接触的表面是氧化物半导体层140的顶表面或底表面。另外，由于这种差异，其他电极、其他绝缘层等的位置改变。关于每个部件的细节，可以参照图2A和2B或其它附图中表示的结构。
具体地讲，在图8A中表示的结构中，半导体装置包括：栅电极136d，布置在层间绝缘层128上方；栅极绝缘层138，布置在栅电极136d上方；源或漏电极142a和源或漏电极142b，布置在栅极绝缘层138上方；和氧化物半导体层140，与源或漏电极142a和源或漏电极142b的顶表面接触。
在图8B中表示的结构中，半导体装置包括：栅电极136d，布置在层间绝缘层128上方；栅极绝缘层138，布置在栅电极136d上方；氧化物半导体层140，布置在栅极绝缘层138上方以与栅电极136d重叠；以及源或漏电极142a和源或漏电极142b，布置为与氧化物半导体层140的顶表面接触。
需要注意的是，在图8A和8B中表示的结构中，在一些情况下也能够省略图2A和2B等中表示的结构所具有的部件。在这种情况下，也能够实现制造过程的简化。
图9A和9B中的每一个表示元件具有相对较大的尺寸并且栅电极136d布置在氧化物半导体层140上方的结构的例子。在这种情况下，配线、电极等也不需要被形成为嵌入在绝缘层中，因为表面的平整度或覆盖范围不需要极高。例如，栅电极136d等能够以这种方式形成：形成导电层，然后进行图案化。需要注意的是，虽然未示出，但能够类似地制造晶体管160。
图9A中表示的结构和图9B中表示的结构之间的很大差异在于源或漏电极142a和源或漏电极142b与氧化物半导体层140接触的表面，该接触的表面是氧化物半导体层140的顶表面或底表面。另外，由于这种差异，其他电极、其他绝缘层等的位置改变。关于每个部件的细节，可以参照图2A和2B或其它附图中表示的结构。
具体地讲，在图9A中，半导体装置包括：源或漏电极142a和源或漏电极142b，布置在层间绝缘层128上方；氧化物半导体层140，与源或漏电极142a和源或漏电极142b的顶表面接触；栅极绝缘层138，布置在源或漏电极142a、源或漏电极142b和氧化物半导体层140上方；和栅电极136d，在栅极绝缘层138上方布置在与氧化物半导体层140重叠的区域中。
在图9B中，半导体装置包括：氧化物半导体层140，布置在层间绝缘层128上方；源或漏电极142a和源或漏电极142b，布置为与氧化物半导体层140的顶表面接触；栅极绝缘层138，布置在源或漏电极142a、源或漏电极142b和氧化物半导体层140上方；和栅电极136d，在栅极绝缘层138上方布置在与氧化物半导体层140重叠的区域中。
需要注意的是，在图9A和9B中表示的结构中，在一些情况下也能够省略图2A和2B等中表示的结构所具有的部件。在这种情况下，也能够实现制造过程的简化。
如上所述，根据公开的发明的一个实施例，实现了具有新型结构的半导体装置。虽然晶体管160和晶体管162在这个实施例中是堆叠的，但半导体装置的结构不限于此。另外，虽然描述了晶体管160的沟道长度方向和晶体管162的沟道长度方向彼此垂直的例子，但晶体管160和162的位置不限于此。另外，晶体管160和162可布置为彼此重叠。
需要注意的是，虽然在这个实施例中为了容易理解而描述了每最小存储单元(一位)的半导体装置，但半导体装置的结构不限于此。通过合适地连接多个半导体装置能够形成更发达的半导体装置。例如，通过使用多个半导体装置可制作NAND类型或NOR类型半导体装置。配线的结构不限于图1中表示的配线的结构并且能够合适地改变。
在根据这个实施例的半导体装置中，晶体管162的小断态电流特性使数据能够保存极长时间。换句话说，不需要在DRAM等中需要的刷新操作；因此，能够抑制功耗。另外，该半导体装置能够基本上用作非易失性半导体装置。
由于通过晶体管162的开关操作写入数据，所以不需要高电压并且在半导体装置中元件不会劣化。另外，因为通过使晶体管导通或截止来写入或擦除数据，所以半导体装置能够容易地工作于高速。另外，存在这样的优点：不需要用于擦除数据的擦除操作，擦除操作是闪速存储器等中的必要操作。
另外，使用除氧化物半导体之外的材料形成的晶体管能够与使用氧化物半导体形成的晶体管相比工作于高得多的速度，并因此实现存储内容的高速读取。
在这个实施例中描述的结构、方法等能够合适地与任何其它实施例中的结构、方法等组合。
[实施例2]
在这个实施例中，描述根据本发明实施例的半导体装置的电路结构和操作。
半导体装置中所包括的存储元件(以下，也称为存储单元)的电路图的例子表示在图10中。图10中表示的存储单元200是多值存储单元并包括源极线SL、位线BL、第一信号线S1、第二信号线S2、字线WL、晶体管201、晶体管202、晶体管203和电容器205。使用除氧化物半导体之外的材料形成晶体管201和203，并且使用氧化物半导体形成晶体管202。
这里，晶体管201的栅电极电连接到晶体管202的源电极和漏电极中的一个。另外，源极线SL电连接到晶体管201的源电极，并且晶体管203的源电极电连接到晶体管201的漏电极。位线BL电连接到晶体管203的漏电极，并且第一信号线S1电连接到晶体管202的源电极和漏电极中的另一个。第二信号线S2电连接到晶体管202的栅电极，并且字线WL电连接到晶体管203的栅电极。另外，电容器205的一个电极电连接到晶体管201的栅电极以及所述晶体管202的源电极和漏电极中的一个。为电容器205的另一个电极提供预定电位，例如GND。
接下来，描述图10中表示的存储单元200的操作。描述存储单元200是四值存储单元的情况。存储单元200的四种状态是数据“00b”、“01b”、“10b”和“11b”，并且在四种状态下的节点A的电位分别是V00、V01、V10和V11(V00<V01<V10<V11)。
当对存储单元200执行写入时，源极线SL设置为0[V]，字线WL设置为0[V]，位线BL设置为0[V]，并且第二信号线S2设置为2[V]。当执行数据“00b”的写入时，第一信号线S1设置为V00[V]。当执行数据“01b”的写入时，第一信号线S1设置为V01[V]。当执行数据“10b”的写入时，第一信号线S1设置为V10[V]。当执行数据“11b”的写入时，第一信号线S1设置为V11[V]。此时，晶体管203处于截止状态并且晶体管202处于导通状态。需要注意的是，在写入的末尾，在第一信号线S1的电位改变之前，第二信号线S2设置为0[V]，从而晶体管202截止。
结果，在写入数据“00b”、“01b”、“10b”或“11b”之后，连接到晶体管201的栅电极的节点(以下，称为节点A)的电位分别为近似V00[V]、V01[V]、V10[V]或V11[V]。电荷根据第一信号线S1的电位而积聚在节点A中，并且由于晶体管202的截止电流极小或者基本上为0，所以晶体管201的栅电极的电位长时间保留。
当执行存储单元200的读取时，首先，位线BL预充电至Vpc[V]。然后，源极线SL设置为Vs_read[V]，字线WL设置为2V，第二信号线S2设置为0V，并且第一信号线S1设置为0[V]。此时，晶体管203处于导通状态并且晶体管202处于截止状态。
结果，电流从源极线SL流至位线BL，并且位线BL充电至由(节点A的电位)-(晶体管201的阈值电压Vth)代表的电位。因此，位线BL的电位变为分别与数据“00b”、“01b”、“10b”和“11b”对应的V00-Vth、V01-Vth、V10-Vth和V11-Vth。由于位线的与数据对应的电位彼此不同，所以连接到位线BL的读取电路能够读出数据“00b”、“01b”、“10b”和“11b”。
包括m×n位的存储容量的根据本发明实施例的半导体装置的方框电路图表示在图11中。
根据本发明实施例的半导体装置包括：m个字线WL；m个第二信号线S2；n个位线BL；n个第一信号线S1；n个源极线SL；存储单元阵列210，包括按照m个单元(行)乘n个单元(列)(m和n都是自然数)的矩阵布置的多个存储单元200(1,1)至200(m,n)；和外围电路，诸如读取电路211、第一信号线驱动器电路212、用于第二信号线和字线的驱动器电路213和电位产生电路214。作为其他外围电路，可提供刷新电路等。
考虑每个存储单元，例如存储单元200(i,j)(这里，i是大于或等于1并且小于或等于m的整数，j是大于或等于1并且小于或等于n的整数)。存储单元200(i,j)连接到位线BL(j)、第一信号线S1(j)、源极线SL(j)、字线WL(i)和第二信号线S2(i)。另外，位线BL(1)至BL(n)和源极线SL(1)至SL(n)连接到读取电路211。第一信号线S1(1)至S1(n)连接到第一信号线驱动器电路212。字线WL(1)至WL(m)和第二信号线S2(1)至S2(m)连接到用于第二信号线和字线的驱动器电路213。
用于第二信号线和字线的驱动器电路213的例子表示在图12中。用于第二信号线和字线的驱动器电路213包括解码器215。解码器215经开关连接到第二信号线S2和字线WL。另外，第二信号线S2和字线WL经开关连接到GND(地电位)。这些开关由读使能信号(RE信号)或者写使能信号(WE信号)控制。地址信号ADR从外部输入到解码器215。
当地址信号ADR输入到用于第二信号线和字线的驱动器电路213时，由该地址指定的行(以下，也称为选择的行)被断言(激活)并且其它行(以下，也称为非选择的行)被去断言(去激活)。另外，当断言RE信号时，字线WL连接到解码器215的输出，并且当去断言RE信号时，字线WL连接到GND。当断言WE信号时，第二信号线S2连接到解码器215的输出，并且当去断言WE信号时，第二信号线S2连接到GND。
第一信号线驱动器电路212的例子表示在图13中。第一信号线驱动器电路212包括复用器(MUX1)。DI和写入电位V00、V01、V10和V11输入到复用器(MUX1)。复用器的输出端子经开关连接到第一信号线S1。另外，第一信号线S1经开关连接到GND。这些开关由写入使能信号(WE信号)控制。
当DI输入到第一信号线驱动器电路212时，复用器(MUX1)根据DI的值从写入电位V00、V01、V10和V11选择写入电位Vw。复用器(MUX1)的行为显示在表1中。当断言WE信号时，选择的写入电位Vw施加于第一信号线S1。当去断言WE信号时，0V施加于第一信号线S1(第一信号线S1连接到GND)。
[表1]
  DI[1]   DI[0]   MUX1输出
  0   0   对应于V00
  0   1   对应于V01
  1   0   对应于V10
  1   1   对应于V11
读取电路211的例子表示在图14中。读取电路211包括多个感测放大器电路、逻辑电路219等。每个感测放大器电路的一个输入端子经开关连接到位线BL或配线Vpc。参考电位Vref0、Vref1和Vref2中的任何一个输入到每个感测放大器电路的另一个输入端子。每个感测放大器电路的输出端子连接到逻辑电路219的输入端子。需要注意的是，这些开关由读使能信号(RE信号)控制。
通过设置每个参考电位Vref0、Vref1和Vref2的值以满足V00-Vth<Vref0<V01-Vth<Vref1<V10-Vth<Vref2<V11-Vth，能够读出存储单元的状态作为3位数字信号。例如，在数据“00b”的情况下，位线BL的电位是V00-Vth。这里，位线的电位小于参考电位Vref0、Vref1和Vref2中的任何一个；因此，感测放大器电路的每个输出SA_OUT0、SA_OUT1和SA_OUT2变为“0”。类似地，在数据“01b”的情况下，位线BL的电位是V01-Vth，从而感测放大器电路的输出SA_OUT0、SA_OUT1和SA_OUT2分别变为“1”、“0”和“0”。在数据“10b”的情况下，位线BL的电位是V10-Vth，由此感测放大器电路的输出SA_OUT0、SA_OUT1和SA_OUT2分别变为“1”、“1”和“0”。在数据“11b”的情况下，位线BL的电位是V11-Vth，从而感测放大器电路的输出SA_OUT0、SA_OUT1和SA_OUT2分别变为“1”、“1”和“1”。其后，使用在表2中的逻辑表中显示的逻辑电路219，从读取电路211产生并输出2位数据DO。
[表2]
  SA_OUT0   SA_OUT1   SA_OUT2   DO1   DO0
  0   0   0   0   0
  1   0   0   0   1
  1   1   0   1   0
  1   1   1   1   1
需要注意的是，在这里表示的读取电路211中，当去断言RE信号时，源极线SL连接到GND并且0V施加于源极线SL。同时，电位Vpc[V]施加于位线BL和连接到位线BL的感测放大器电路的端子。当断言RE信号时，Vs_read[V]施加于源极线SL，由此反映数据的电位被充电至位线BL。然后，执行读取。需要注意的是，电位Vpc设置为低于V00-Vth。另外，Vs_read设置为高于V11-Vth。
需要注意的是，在读取中比较的“位线BL的电位”包括通过开关连接到位线BL的感测放大器电路的输入端子的节点的电位。也就是说，在读取电路中比较的电位不必完全与位线BL的电位相同。
电位产生电路214的例子表示在图15中。在电位产生电路214中，通过电阻在Vdd和GND之间分割电位，由此能够获得所希望的电位。然后，通过模拟缓冲器220输出产生的电位。以这种方式，产生写入电位V00、V01、V10和V11以及参考电位Vref0、Vref1和Vref2。需要注意的是，V00<Vref0<V01<Vref1<V10<Vref2<V11的结构表示在图21中；然而，电位关系不限于此。通过调整电阻器和参考电位所连接到的节点，能够合适地产生所需的电位。另外，可使用与Vref0、Vref1和Vref2不同的电位产生电路产生V00、V01、V10和V11。
图17表示差分感测放大器作为感测放大器电路的例子。差分感测放大器包括输入端子Vin(+)和Vin(-)以及输出端子Vout，并放大Vin(+)和Vin(-)之差。Vout在Vin(+)>Vin(-)时是近似高输出并且在Vin(+)<Vin(-)时是近似低输出。
图18表示锁存感测放大器作为感测放大器电路的例子。锁存感测放大器包括输入-输出端子V1和V2以及控制信号Sp和Sn的输入端子。首先，停止把信号Sp设置为高并且把信号Sn设置为低的电源。接下来，把待比较的电位施加于V1和V2。其后，当提供把信号Sp设置为低并且把信号Sn设置为高的电源时，在提供该电源之前的电位是V1>V2的情况下，V1变为高输出并且V2变为低输出。当提供该电源之前的电位是V1<V2时，V1变为低输出并且V2变为高输出。以这种方式，放大V1和V2之间的电位差。
图16A表示写入操作的时序图的例子。执行把数据“10b”写入到存储单元的情况表示在图16A中的时序图中。选择的第二信号线S2早于第一信号线S1变为0V。在写入时间段期间，第一信号线S1的电位变为V10。需要注意的是，字线WL、位线BL和源极线SL具有0V。另外，图16B表示读取操作的时序图的例子。从存储单元执行数据“10b”的读取的情况表示在图16B中的时序图中。当断言选择的字线WL并且源极线SL具有Vs_read[V]时，位线BL被充电至与存储单元的数据“10b”对应的V10-Vth[V]。结果，SA_OUT0、SA_OUT1和SA_OUT2分别变为“1”、“1”和“0”。需要注意的是，第一信号线S1和第二信号线S2都具有0V。
这里，描述特定工作电位(电压)的例子。例如，能够获得下面各项：晶体管201的阈值电压为近似0.3V，电源电压VDD是2V，V11是1.6V，V10是1.2V，V01是0.8V，V00是0V，Vref0是0.3V，Vref1是0.7V，并且Vref2是1.1V。例如，电位Vpc优选地是0V。
另外，在这个实施例中，第一信号线S1沿位线BL方向(列方向)布置并且第二信号线S2沿字线WL方向(行方向)布置；然而，本发明的一个实施例不限于此。例如，第一信号线S1可沿字线WL方向(行方向)布置并且第二信号线S2可沿位线BL方向(列方向)布置。在这种情况下，可合适地布置第一信号线S1所连接到的驱动器电路和第二信号线S2所连接到的驱动器电路。
在这个实施例中，描述了四值存储单元的操作，也就是说，在一个存储单元中执行四种不同状态中的任何一种状态的写入和读取的情况。然而，通过合适地改变电路结构，能够执行n值存储单元的操作，也就是说，任意n种不同状态(n是大于或等于2的整数)中的任何一种状态的写入和读取。
例如，在八值存储单元中，存储容量变为两值存储单元的三倍。当执行写入时，准备确定节点A的电位的八种写入电位并且产生八种状态。当执行读时，准备能够用于区分这八种状态的七种参考电位。提供一个感测放大器并且执行七次比较，从而能够读出数据。另外，通过反馈比较的结果，比较次数可减少至三次。
通常，在2k值存储单元(k是大于或等于1的整数)中，存储容量是两值存储单元的k倍。当执行写入时，准备确定节点A的电位的2k种写入电位并且产生2k种状态。当执行读取时，可准备能够用于区分这2k种状态的2k-1种参考电位。提供一个感测放大器并且执行2k-1次比较，从而能够读取数据。另外，通过反馈比较的结果，比较次数可减少至k次。在用于驱动源极线SL的读取方法中，通过提供2k-1个感测放大器能够在一次比较中读取数据。另外，能够提供多个感测放大器并且多次执行比较。
因为晶体管202的断态电流特性，根据这个实施例的半导体装置能够把数据保留很长时间。也就是说，不需要在DRAM等中需要的刷新操作，从而能够抑制功耗。另外，这个实施例的半导体装置能够用作基本上非易失性的存储装置。
由于通过晶体管202的开关操作执行写入数据等，所以不需要高电压并且不存在元件的劣化的问题。另外，因为通过使晶体管导通或截止来执行写入和擦除数据，所以能够容易地实现高速操作。另外，通过控制输入到晶体管的电位，能够执行数据的直接重写入。因此，不需要擦除操作(擦除操作是闪速存储器等中的必需操作)，并且能够防止由于擦除操作导致的操作速度的减小。
此外，使用除氧化物半导体材料之外的材料的晶体管能够工作于足够高的速度，因此，通过使用该晶体管，能够以高速读取存储内容。
根据这个实施例的半导体装置是多值半导体装置，从而能够增加每面积的存储容量。因此，半导体装置的尺寸能够减小并且半导体装置能够高度集成。另外，在执行写入操作时变为浮动状态的节点的电位能够被直接控制；因此，能够以高准确性容易地控制阈值电压，这是多值存储元件所需要的情况。因此，多值存储元件要求的写入数据之后的状态的核实能够省略，并且在这种情况下，写入数据所需的时间能够缩短。
[实施例3]
在这个实施例中，描述根据本发明实施例的半导体装置的电路结构和操作。
在这个实施例中，利用图10中表示的存储单元的电路结构描述执行与实施例2的读取操作不同的读取操作的情况。需要注意的是，在一些情况下，在图10中不包括电容器205。存储元件是多值存储元件，并且在这个实施例中描述四值存储单元。存储单元200的四种状态是数据“00b”、“01b”、“10b”和“11b”，并且在四种状态下的节点A的电位分别是V00、V01、V10和V11(V00<V01<V10<V11)。
在对存储单元200执行写入的情况下，源极线SL设置为0[V]，字线WL设置为0[V]，位线BL设置为0[V]，并且第二信号线S2设置为2[V]。在写入数据“00b”的情况下，第一信号线S1设置为V00[V]。在写入数据“01b”的情况下，第一信号线S1设置为V01[V]。在写入数据“10b”的情况下，第一信号线S1设置为V10[V]。在写入数据“11b”的情况下，第一信号线S1设置为V11[V]。此时，晶体管203处于截止状态并且晶体管202处于导通状态。需要注意的是，在写入的末尾，在第一信号线S1的电位改变之前，第二信号线S2设置为0[V]，从而晶体管202截止。
结果，在写入数据“00b”、“01b”、“10b”或“11b”之后，连接到晶体管201的栅电极的节点(以下，称为节点A)的电位分别为近似V00[V]、V01[V]、V10[V]或V11[V]。电荷根据第一信号线S1的电位而积聚在节点A中，并且由于晶体管202的截止电流极小或者基本上为0，所以晶体管201的栅电极的电位长时间保留。
接下来，在执行存储单元200的读取的情况下，源极线SL设置为0V，字线WL设置为VDD，第二信号线S2设置为0V，第一信号线S1设置为0V，并且连接到位线BL的读取电路211处于操作状态。此时，晶体管203处于导通状态并且晶体管202处于截止状态。
结果，根据存储单元200的状态确定存储单元200的有效电阻值。当节点A的电位增加时，有效电阻值减小。读取电路能够根据电阻值之差读出数据“00b”、“01b”、“10b”和“11b”。需要注意的是，在除节点A的电位为最低值的数据“00b”之外的数据的情况下，优选地，晶体管201处于导通状态。
图19表示包括m×n位的存储容量的根据本发明实施例的半导体装置的其他例子的方框电路图。
图19中表示的半导体装置包括：m个字线WL；m个第二信号线S2；n个位线BL；n个第一信号线S1；存储单元阵列210，在存储单元阵列210中按照m个单元(行)乘n个单元(列)(m和n是自然数)的矩阵布置多个存储单元200(1,1)至200(m,n)；和外围电路，诸如读取电路221、第一信号线驱动器电路212、用于第二信号线和字线的驱动器电路213和电位产生电路214。作为其他外围电路，可提供刷新电路等。
考虑每个存储单元，例如存储单元200(i,j)(这里，i是大于或等于1并且小于或等于m的整数，j是大于或等于1并且小于或等于n的整数)。存储单元200(i,j)连接到位线BL(j)、第一信号线S1(j)、字线WL(i)、第二信号线S2(i)和源配线。另外，位线BL(1)至BL(n)连接到读取电路221，第一信号线S1(1)至S1(n)连接到第一信号线驱动器电路212，字线WL(1)至WL(m)和第二信号线S2(1)至S2(m)连接到用于第二信号线和字线的驱动器电路213。
需要注意的是，例如，电位产生电路214、用于第二信号线和字信号线的驱动器电路213和第一信号线驱动器电路212可以与图15、图12和图13的结构相同。
图20表示读取电路221的例子。读取电路221包括：感测放大器电路，参考单元22，逻辑电路219，复用器(MUX2)，双稳态多谐振荡器电路FF0、FF1和FF2，偏置电路223等。参考单元225包括晶体管216、晶体管217和晶体管218。参考单元225中所包括的晶体管216、晶体管217和晶体管218分别对应于存储单元中所包括的晶体管201、晶体管202和晶体管203，并形成与存储单元相同的电路结构。优选地，使用除氧化物半导体之外的材料形成晶体管216和晶体管218，并且使用氧化物半导体形成晶体管217。另外，在存储单元包括电容器205的情况下，优选地，参考单元225也包括电容器。偏置电路223的两个输出端子分别经开关连接到位线BL和参考单元225中所包括的晶体管218的漏电极。另外，偏置电路223的输出端子连接到感测放大器电路的输入端子。感测放大器电路的输出端子连接到双稳态多谐振荡器电路FF0、FF1和FF2。双稳态多谐振荡器电路FF0、FF1和FF2的输出端子连接到逻辑电路219的输入端子。信号RE0、RE1和RE2，参考电位Vref0、Vref1和Vref2和GND输入到复用器(MUX2)。复用器(MUX2)的输出端子连接到参考单元225中所包括的晶体管217的源电极和漏电极之一。位线BL和参考单元225中所包括的晶体管218的漏电极经开关连接到配线Vpc。需要注意的是，这些开关由信号FA控制。
读取电路221具有这样的结构：在该结构中，执行存储单元的电导与参考单元225的电导的比较。这种结构包括一个感测放大器电路。在这种结构中，执行三次比较以便读出四种状态。换句话说，在三种参考电位中的每一种参考电位的情况下执行存储单元的电导与参考单元225的电导的比较。这三次比较由信号RE0、RE1、RE2和FA控制。复用器(MUX2)根据信号RE0、RE1和RE2的值选择三种参考电位Vref0、Vref1和Vref2和GND中的任何一种。复用器(MUX2)的性能表示在表3中。双稳态多谐振荡器电路FF0、FF1和FF2分别由信号RE0、RE1和RE2控制，并存储感测放大器的输出信号SA_OUT的值。
[表3]
  RE0   RE1   RE2   VwL
  0   0   0   对应于GND
  1   0   0   对应于Vref0
  0   1   0   对应于Vref1
  0   0   1   对应于Vref2
参考电位的值被确定为V00<Vref0<V01<Vref1<V10<Vref2<V11。因此，根据这三次比较的结果能够读出四种状态。在数据“00b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“0”、“0”和“0”。在数据“01b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“0”和“0”。在数据“10b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“0”。在数据“11b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“1”。以这种方式，能够读出存储单元的状态作为3位数字信号。其后，通过使用在表2中的逻辑值表中表示的逻辑电路219，从读取电路产生并输出2位数据DO。
需要注意的是，在图20中表示的读取电路中，当去断言RE信号时，位线BL和参考单元225连接到配线Vpc，从而执行预充电。当断言RE信号时，建立位线BL和偏置电路223之间以及参考单元225和偏置电路223之间的电连接。
需要注意的是，并非必须执行预充电。在这个电路中，优选地，产生输入到感测放大器电路的两个信号的电路具有几乎相同的结构。例如，优选地，参考单元225中的晶体管的结构与存储单元中的对应晶体管的结构相同。优选地，偏置电路223中的对应晶体管和开关具有相同的结构。
写入操作的时序图与图16A相同。读取操作的时序图的例子显示在图21中。图21显示在从存储单元读出数据“10b”的情况下的时序图。在分别断言信号RE0、RE1和RE2的情况下，Vref0、Vref1和Vref2输入到复用器(MUX2)的输出MUX2_OUT。在每一情况的前半部分，信号FA被断言并且预定电位被施加于参考单元225中所包括的晶体管的节点B。在每一情况的后半部分，信号FA被去断言，预定电位被保留在参考单元225中所包括的晶体管的节点B，并且参考单元225中所包括的晶体管218的漏电极连接到偏置电路223。然后，感测放大器电路中的比较的结果存储在每个双稳态多谐振荡器电路FF0、FF1和FF2中。在存储单元的数据是“10b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“0”。需要注意的是，第一信号线S1和第二信号线S2都具有0V。
接下来，描述与图20中表示的读取电路不同的读取电路和用于读取的方法。
图28表示读取电路222作为例子。读取电路222包括：感测放大器电路、多个参考单元(参考单元225a、参考单元225b和参考单元225c)、逻辑电路219、双稳态多谐振荡器电路FF0、FF1和FF2、偏置电路223等。
参考单元225a、225b和225c中的每一个包括晶体管216、晶体管217和晶体管218。晶体管216、217和218分别对应于晶体管201、202和203，并形成与存储单元200的电路结构相同的电路结构。优选地，使用除氧化物半导体之外的材料形成晶体管216和晶体管218，并且使用氧化物半导体形成晶体管217。另外，在存储单元包括电容器205的情况下，优选地，每个参考单元也包括电容器。偏置电路223的两个输出端子分别经开关连接到位线BL和多个参考单元中所包括的晶体管218的漏电极。另外，偏置电路223的输出端子连接到感测放大器电路的输入端子。感测放大器电路的输出端子连接到双稳态多谐振荡器电路FF0、FF1和FF2。双稳态多谐振荡器电路FF0、FF1和FF2的输出端子连接到逻辑电路219的输入端子。位线BL和多个参考单元中所包括的晶体管218的漏电极经开关连接到配线Vpc。需要注意的是，这些开关由读使能信号(RE信号)控制。
读取电路222具有这样的结构：在该结构中，执行存储单元的电导与多个参考单元的电导的比较。这种结构包括一个感测放大器电路。在这种结构中，执行三次比较以便读出四种状态。也就是说，读取电路222具有这样的结构：在该结构中，执行存储单元的电导与三个参考单元中的每一个参考单元的电导的比较。这三次比较由信号RE0、RE1、RE2控制。Vref0、Vref1和Vref2输入到三个参考单元的各自晶体管216的栅电极。在读取之前，断言信号FA，所有晶体管217导通，并且执行对参考单元的写入。在读取操作之前，可执行一次对参考单元的写入。当然，当执行几次读取时，可执行一次写入，或者每次执行读取时，可执行一次写入。另外，双稳态多谐振荡器电路FF0、FF1和FF2由信号RE0、RE1和RE2控制，并存储感测放大器的输出信号SA_OUT的值。
参考电位的值被确定为V00<Vref0<V01<Vref1<V10<Vref2<V11。因此，根据这三次比较的结果能够读出四种状态。在数据“00b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“0”、“0”和“0”。在数据“01b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“0”和“0”。在数据“10b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“0”。在数据“11b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“1”。以这种方式，能够读出存储单元的状态作为3位数字信号。其后，通过使用在表2中的逻辑值表中表示的逻辑电路219，从读取电路产生并输出2位数据DO。
需要注意的是，在图28中表示的读取电路中，当去断言RE信号时，位线BL和参考单元225连接到配线Vpc，从而执行预充电。当断言RE信号时，建立位线BL和偏置电路223之间以及多个参考单元和偏置电路223之间的电连接。
需要注意的是，并非必须执行预充电。在这个电路中，优选地，产生输入到感测放大器的信号的电路具有几乎相同的结构。例如，优选地，参考单元中的晶体管的结构与存储单元中的对应晶体管的结构相同。优选地，偏置电路223中的对应晶体管和开关具有相同的结构。
写入操作的时序图与图16A相同。读操作的时序图的例子显示在图29中。图29显示在从存储单元读出数据“10b”的情况下的时序图。在分别断言信号RE0、RE1和RE2的情况下，参考单元225a、参考单元225b和参考单元225c被选择并连接到偏置电路223。然后，感测放大器电路中的比较的结果存储在每个双稳态多谐振荡器电路FF0、FF1和FF2中。在存储单元的数据是“10b”的情况下，双稳态多谐振荡器电路FF0、FF1和FF2的值是“1”、“1”和“0”。需要注意的是，第一信号线S1和第二信号线S2都具有0V。
描述特定工作电位(电压)的例子。例如，能够获得下面各项：晶体管201的阈值电压为近似0.3V，电源电位VDD是2V，V11是1.6V，V10是1.2V，V01是0.8V，V00是0V，Vref0是0.6V，Vref1是1.0V，并且Vref2是1.4V。例如，电位Vpc优选地是0V。
虽然在这个实施例中第一信号线S1沿位线BL方向(列方向)布置并且第二信号线S2沿字线WL方向(行方向)布置，但本发明的实施例不限于此。例如，第一信号线S1可沿字线WL方向(行方向)布置并且第二信号线S2可沿位线BL方向(列方向)布置。在这种情况下，可合适地布置第一信号线S1所连接到的驱动器电路和第二信号线S2所连接到的驱动器电路。
在这个实施例中，描述了四值存储单元的操作，也就是说，在一个存储单元中执行四种不同状态中的任何一种状态的写入和读取的情况。然而，通过合适地改变电路结构，能够执行n值存储单元的写入和读取，也就是说，任意n种不同状态(n是2或更大的整数)中的任何一种状态的写入和读取。
例如，八值存储单元的存储容量是两值存储单元的存储容量的三倍。当执行写入时，准备确定节点A的电位的八种写入电位并且产生八种状态。当执行读取时，准备能够用于区分这八种状态的七种参考电位。当执行读取时，提供一个感测放大器并且执行七次比较，从而能够读出数据。另外，通过反馈比较的结果，比较次数可减少至三次。在驱动源极线SL的读取方法中，当提供七个感测放大器时，能够通过执行一次比较读出数据。另外，能够采用提供多个感测放大器并且多次执行比较的结构。
通常，2k值存储单元(k是1或更大的整数)的存储容量是两值存储单元的存储容量的k倍。当执行写入时，准备确定节点A的电位的2k种写入电位并且产生2k种状态。当执行读取时，优选地准备能够用于区分这2k种状态的2k-1种参考电位。提供一个感测放大器并且通过执行2k-1次比较能够读出数据。另外，通过反馈比较的结果，比较次数可减少至k次。在驱动源极线SL的读取方法中，通过提供2k-1个感测放大器，能够通过执行一次比较执行读取。另外，能够采用提供多个感测放大器并且多次执行比较的结构。
在根据这个实施例的半导体装置中，因为晶体管202的低截止电流特性，数据能够保留极长时间。换句话说，不需要在DRAM等中需要的刷新操作，从而能够抑制功耗。另外，根据这个实施例的半导体装置能够用作基本上非易失性的存储装置。
另外，通过晶体管202的开关操作执行数据的写入等；因此，不需要高电压并且不存在元件的劣化的问题。另外，通过使晶体管导通或截止来执行数据的写入和擦除；因此，能够容易地获得高速操作。通过控制输入到晶体管的电位，能够执行数据的直接重写入。因此，不需要擦除操作(擦除操作是在闪速存储器等中需要的操作)，从而能够抑制由于擦除操作导致的操作速度的减小。
另外，使用除氧化物半导体之外的材料形成的晶体管能够工作于足够高的速度，因此，通过使用该晶体管，能够以高速读出存储内容。
由于根据这个实施例的半导体装置是多值半导体，所以能够增加每单位面积的存储容量。因此，能够实现半导体装置的小型化及其高度集成。另外，当执行写入时，将要处于浮动状态的节点的电位能够被直接控制；因此，能够容易地执行多值存储元件中所需的具有高准确性的阈值电压的控制。因此，多值存储元件中要求的写入之后的状态的断言能够省略；因此，在这种情况下，写入所需的时间能够缩短。
[实施例4]
在这个实施例中，描述与实施例2和实施例3不同的半导体装置的电路结构和操作作为例子。
图22表示半导体装置中所包括的存储单元的电路图的例子。图22中表示的存储单元240包括源极线SL、位线BL、第一信号线S1、第二信号线S2、字线WL、晶体管201、晶体管202和电容器204。使用除氧化物半导体之外的材料形成晶体管201，并且使用氧化物半导体形成晶体管202。
这里，晶体管201的栅电极、晶体管202的源电极和漏电极中的一个以及电容器204的电极中的一个彼此电连接。另外，源极线SL和晶体管201的源电极彼此电连接。位线BL和晶体管201的漏电极彼此电连接。第一信号线S1和晶体管202的源电极和漏电极中的另一个彼此电连接。第二信号线S2和晶体管202的栅电极彼此电连接。字线WL和电容器204的另一个电极彼此电连接。
接下来，描述图22中表示的存储单元240的操作。这里，采用四值存储单元。存储单元240的四种状态是数据“00b”、“01b”、“10b”和“11b”，并且在四种状态下的节点A的电位分别是V00、V01、V10和V11(V00<V01<V10<V11)。
在执行对存储单元240的写入的情况下，源极线SL设置为0[V]，字线WL设置为0[V]，位线BL设置为0[V]，并且第二信号线S2设置为VDD[V]。在写入数据“00b”的情况下，第一信号线S1设置为V00[V]。当写入数据“01b”的情况下，第一信号线S1设置为V01[V]。当写入数据“10b”的情况下，第一信号线S1设置为V10[V]。当写入数据“11b”的情况下，第一信号线S1设置为V11[V]。此时，晶体管201处于截止状态并且晶体管202处于导通状态。需要注意的是，在写入的末尾，在第一信号线S1的电位改变之前，第二信号线S2设置为0[V]，从而晶体管202截止。
结果，在写入数据“00b”、“01b”、“10b”或“11b”(字线WL的电位设置为0V)之后，连接到晶体管201的栅电极的节点(以下，称为节点A)的电位分别为近似V00[V]、V01[V]、V10[V]或V11[V]。电荷根据第一信号线S1的电位而积聚在节点A中，并且由于晶体管202的截止电流极小或者近似为0，所以晶体管201的栅电极的电位长时间保留。
接下来，在执行存储单元240的读取的情况下，源极线SL设置为0V，第二信号线S2设置为0V，第一信号线S1设置为0V，并且连接到位线BL的读取电路处于操作状态。此时，晶体管202处于截止状态。
字线WL设置为V_WL[V]。存储单元240的节点A的电位取决于字线WL的电位。当字线WL的电位增加时，存储单元240的节点A的电位增加。例如，在四种不同状态下施加于存储单元的字线WL的电位从低电位变为高电位，数据“11b”的存储单元的晶体管201首先导通，然后，数据“10b”的存储单元、数据“01b”的存储单元和数据“00b”的存储单元按照这种次序导通。换句话说，通过合适地选择字线WL的电位，能够区分存储单元的状态(也就是，存储单元中所包括的数据)。通过合适地选择字线WL的电位，晶体管201处于导通状态的存储单元处于低电阻状态，并且晶体管201处于截止状态的存储单元处于高电阻状态；因此，当由读取电路区分电阻状态时，能够读出数据“00b”、“01b”、“10b”或“11b”。
图23表示包括m×n位的存储容量的根据本发明实施例的半导体装置的其他例子的方框电路图。
图23中表示的半导体装置包括：m个字线WL；m个第二信号线S2；n个位线BL；n个第一信号线S1；存储单元阵列210，存储单元阵列210中，按照m个单元(行)乘n个单元(列)(m和n是自然数)的矩阵布置多个存储单元240(1,1)至240(m,n)；和外围电路，诸如读取电路231、第一信号线驱动器电路212、用于第二信号线和字线的驱动器电路233和电位产生电路214。作为其他外围电路，可提供刷新电路等。
考虑每个存储单元，例如存储单元240(i,j)(这里，i是大于或等于1并且小于或等于m的整数，j是大于或等于1并且小于或等于n的整数)。存储单元240(i,j)连接到位线BL(j)、第一信号线S1(j)、字线WL(i)、第二信号线S2(i)和源极线SL。另外，位线BL(1)至BL(n)连接到读取电路231，第一信号线S1(1)至S1(n)连接到第一信号线驱动器电路212，字线WL(1)至WL(m)和第二信号线S2(1)至S2(m)连接到用于第二信号线S2和字线WL的驱动器电路233。
需要注意的是，图13和图15中表示的结构能够分别用于第一信号线驱动器电路212和电位产生电路214的结构。
图24表示读取电路的例子。读取电路包括：感测放大器电路、双稳态多谐振荡器电路、偏置电路224等。偏置电路224经开关连接到位线BL。另外，偏置电路224连接到感测放大器电路的输入端子。参考电位Vr输入到感测放大器电路的其他输入端子。感测放大器电路的输出端子连接到双稳态多谐振荡器电路FF0和FF1的输入端子。需要注意的是，开关由读使能信号(RE信号)控制。该读取电路能够通过读出连接到位线BL的指定存储单元的电导读出数据。需要注意的是，存储单元的电导的读取表示存储单元中所包括的晶体管201的导通或截止状态的读取。
图24中表示的读取电路包括一个感测放大器，并执行两次比较以便区分四种状态。这两次比较由信号RE0和RE1控制。双稳态多谐振荡器电路FF0和FF1分别由信号RE0和RE1控制，并存储感测放大器电路的输出信号的值。从读取电路输出双稳态多谐振荡器电路FF0的输出DO[1]和双稳态多谐振荡器电路FF1的输出DO[0]。
需要注意的是，在示出的读取电路中，当去断言RE信号时，位线BL连接到配线Vpc并且执行预充电。当断言RE信号时，建立位线BL和偏置电路224之间的电连接。需要注意的是，并非必须执行预充电。
图25表示用于第二信号线S2和字线WL的驱动器电路233作为其他例子。
在图25中表示的用于第二信号线S2和字线WL的驱动器电路233中，当输入地址信号ADR时，由该地址指定的行(选择的行)被断言，并且其它行(非选择的行)被去断言。当断言WE信号时，第二信号线S2连接到解码器输出，并且当去断言WE信号时，第二信号线S2连接到GND。选择的行中的字线WL连接到复用器(MUX3)的输出V_wL，并且非选择的行中的字线WL连接到GND。复用器(MUX3)响应于信号RE0、RE1和DO的值选择三种参考电位Vref0、Vref1和Vref2中的任何一种或者GND。复用器(MUX3)的行为显示在表4中。
[表4]
  RE0   RE1   DO[1]   VwL
  0   0   *   对应于GND
  1   0   *   对应于Vref1
  0   1   0   对应于Vref0
  0   1   1   对应于Vref2
描述这三种参考电位Vref0、Vref1和Vref2(Vref0<Vref1<Vref2)。在选择Vref0作为字线WL的电位的情况下，选择使数据“00b”的存储单元的晶体管201截止并且使数据“01b”的存储单元的晶体管201导通的电位作为Vref0。另外，在选择Vref1作为字线WL的电位的情况下，选择使数据“01b”的存储单元的晶体管201截止并且使数据“10b”的存储单元的晶体管201导通的电位作为Vref1。另外，在选择Vref2作为字线WL的电位的情况下，选择使数据“10b”的存储单元的晶体管201截止并且使数据“11b”的存储单元的晶体管201导通的电位作为Vref2。
在读取电路中，通过两次比较执行读取。使用Vref1执行第一比较。当由于利用Vref1的比较导致双稳态多谐振荡器电路FF0的值是“0”时使用Vref0执行第二比较，或者当由于利用Vref1的比较导致双稳态多谐振荡器电路FF0的值是“1”时使用Vref2执行第二比较。按照以上方式，通过两次比较能够读出四种状态。
写入操作的时序图与图16A相同。读取操作的时序图的例子显示在图26中。图26显示在从存储单元读出数据“10b”的情况下的时序图。在断言信号RE0和RE1的情况下，Vref1和Vref2输入到选择的各字线WL，并且感测放大器中的比较结果存储在双稳态多谐振荡器电路FF0和FF1中。在存储单元的数据是“10b”的情况下，双稳态多谐振荡器电路FF0和FF1的值是“1”和“0”。需要注意的是，第一信号线S1和第二信号线S2具有0V。
描述特定工作电位(电压)的例子。例如，晶体管201的阈值电压Vth为2.2V。节点A的电位取决于字线WL和节点A之间的电容C1以及晶体管202的栅电容C2，并且在这里，例如，当晶体管202处于截止状态时C1/C2>>1，并且当晶体管202处于导通状态时C1/C2=1。图27显示在源极线SL具有0V的情况下节点A的电位和字线WL的电位之间的关系。从图27，发现：在执行写入的情况下，参考电位Vref0、Vref1和Vref2优选地分别是0.8V、1.2V和2.0V，数据“00b”的节点A的电位是0V，数据“01b”的节点A的电位是0.8V，数据“10b”的节点A的电位是1.2V，并且数据“11b”的节点A的电位是1.6V。
需要注意的是，在写入之后的晶体管201的节点A的电位(字线WL的电位是0V)优选地低于或等于晶体管201的阈值电压。
虽然这个实施例采用了第一信号线S1沿位线BL方向(列方向)布置并且第二信号线S2沿字线WL方向(行方向)布置的结构，但本发明的一个实施例不限于此。例如，第一信号线S1可沿字线WL方向(行方向)布置并且第二信号线S2可沿位线BL方向(列方向)布置。在这种情况下，可合适地布置第一信号线S1所连接到的驱动器电路和第二信号线S2所连接到的驱动器电路。
在这个实施例中，描述了四值存储单元的操作，也就是说，对一个存储单元执行四种不同状态中的任何一种状态的写入和读取的情况。通过合适地改变电路结构，能够执行n值存储单元的写入和读取，也就是，任意n种不同状态(n是2或更大的整数)中的任何一种状态的写入和读取。
例如，八值存储单元的存储容量是两值存储单元的存储容量的三倍。当执行写入时，准备确定节点A的电位的八种写入电位并且产生八种状态。当执行读取时，准备能够用于区分这八种状态的七种参考电位。当执行读取时，提供一个感测放大器并且执行七次比较，从而能够读出数据。另外，通过反馈比较的结果，比较次数能够减少至三次。在驱动源极线SL的读取方法中，当提供七个感测放大器时，能够通过执行一次比较读出数据。另外，能够采用提供多个感测放大器并且多次执行比较的结构。
通常，2k值存储单元(k是1或更大的整数)的存储容量是两值存储单元的存储容量的k倍。当执行写入时，准备确定节点A的电位的2k种写入电位并且产生2k种状态。当执行读取时，优选地准备能够用于区分这2k种状态的2k-1种参考电位。提供一个感测放大器并且通过执行2k-1次比较能够读出数据。另外，通过反馈比较的结果，比较次数能够减少至k次。在驱动源极线SL的读取方法中，通过提供2k-1个感测放大器，能够通过执行一次比较执行读取。另外，能够采用提供多个感测放大器并且多次执行比较的结构。
在根据这个实施例的半导体装置中，因为晶体管202的低截止电流特性，数据能够保留极长时间。换句话说，不需要在DRAM等中需要的刷新操作，从而能够抑制功耗。另外，根据这个实施例的半导体装置能够用作基本上非易失性的存储装置。
另外，通过晶体管202的开关操作执行数据的写入等；因此，不需要高电压并且不存在元件的劣化的问题。另外，通过使晶体管导通或截止来执行数据的写入和擦除；因此，能够容易地获得高速操作。通过控制输入到晶体管的电位，能够执行数据的直接重写入。因此，不需要擦除操作(擦除操作是在闪速存储器等中需要的操作)，从而能够抑制由于擦除操作导致的操作速度的减小。
另外，使用除氧化物半导体之外的材料形成的晶体管能够工作于足够高的速度，因此，通过使用该晶体管，能够以高速读出存储内容。
由于根据这个实施例的半导体装置是多值半导体，所以能够增加每单位面积的存储容量。因此，能够实现半导体装置的小型化及其高度集成。另外，当执行写入时，将要处于浮动状态的节点的电位能够被直接控制；因此，能够容易地执行多值存储元件中所需的具有高准确性的阈值电压的控制。因此，多值存储元件中要求的写入之后的状态的断言能够省略；因此，在这种情况下，写入所需的时间能够缩短。
[实施例5]
在这个实施例中，参照图30A至30F描述安装根据以上实施例获得的半导体装置的电子设备的例子。根据以上实施例获得的半导体装置即使在没有电源的情况下也能够保留数据。不会引起由于写入和擦除导致的劣化。因此，其操作速度高。因此，通过使用该半导体装置，能够提供具有新型结构的电子设备。需要注意的是，根据以上实施例的半导体装置集成并安装于电路板等以便安装在电子设备上。
图30A表示膝上型个人计算机，该膝上型个人计算机包括根据以上实施例的半导体装置并包括主体301、壳体302、显示部分303、键盘304等。当把根据本发明实施例的半导体装置应用于该膝上型个人计算机时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于膝上型个人计算机。
图30B表示便携式信息终端(PDA)，该PDA包括根据以上实施例的半导体装置并具有包括显示部分313、外部接口315、操作按钮314等的主体311。另外，包括触摸笔312作为用于操作的配件。当把根据本发明实施例的半导体装置应用于PDA时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于PDA。
图30C表示电子书阅读器320作为包括根据以上实施例的半导体装置的电子纸的例子。电子书阅读器320包括两个壳体，即壳体321和壳体323。壳体321和壳体323利用铰链337组合，从而电子书阅读器320能够利用铰链337作为轴线打开和闭合。根据这种结构，能够像纸书一样使用电子书阅读器320。当把根据本发明实施例的半导体装置应用于该电子纸时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于电子纸。
显示部分325被包括在壳体321中并且显示部分327被包括在壳体323中。显示部分325和显示部分327可显示一页，或者可显示不同页。当显示部分325和327显示不同页时，例如，位于右侧的显示部分(在图30C中的显示部分325)能够显示文本，并且位于左侧的显示部分(在图30C中的显示部分327)能够显示图形。
图30C表示壳体321具有操作按钮等的例子。例如，壳体321具有电源按钮331、操作键333、扬声器335等。利用操作键333能够翻页。需要注意的是，键盘、定点装置等也可以布置在壳体的表面上，显示部分布置在该壳体上。另外，外部连接端子(耳机端子、USB端子、能够连接到诸如AC适配器和USB线缆等的各种线缆的端子)、记录介质插入部分等可布置在壳体的背面或侧面上。另外，电子书阅读器320可具有电子字典的功能。
电子书阅读器320可构造为以无线方式发送和接收数据。通过无线通信，能够从电子书服务器购买并下载所希望的书数据等。
需要注意的是，电子纸能够应用于能够显示数据的任何领域中的电子设备。例如，除了电子书阅读器之外，电子纸还能够用于车辆(诸如，火车)中的海报、广告，各种卡(诸如，信用卡)中的显示等。
图30D表示包括根据以上实施例的半导体装置的移动电话。移动电话包括两个壳体，即壳体340和壳体341。壳体341包括：显示面板342、扬声器343、麦克风344、定点装置346、照相机镜头347、外部连接端子348等。壳体341包括用于对移动电话充电的太阳能电池349、外部存储插槽350等。另外，在壳体341中包括天线。当把根据本发明实施例的半导体装置应用于移动电话时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于该移动电话。
显示面板342具有触摸面板功能。显示为图像的多个操作键345在图30D中由虚线表示。需要注意的是，移动电话包括升压电路，该升压电路用于把从太阳能电池349输出的电压升高到每个电路所需的电压。另外，除了以上结构之外，可采用这样的结构：在该结构中，包括非接触式IC芯片、小的记录装置等。
显示面板342的显示方向根据使用模式而合适地改变。另外，照相机镜头347布置在与显示面板342相同的表面上，因此它能够用作可视电话。扬声器343和麦克风344能够用于可视电话、记录、重放等，而不局限于语言通信。此外，在壳体340和341如图30D中所示展开的状态下的壳体340和341能够滑动，从而一个壳体重叠在另一个壳体上方；因此，移动电话的尺寸能够减小，这使得移动电话适合携带。
外部连接端子348能够连接到诸如AC适配器或USB线缆等的各种线缆，这能够实现充电和数据通信。此外，通过把记录介质插入到外部存储插槽350中，移动电话能够进行存储和移动大容量的数据。另外，除了以上功能之外，可提供红外通信功能、电视接收功能等。
图30E表示包括根据以上实施例的半导体装置的数字照相机。该数字照相机包括主体361、显示部分(A)367、目镜363、操作开关364、显示部分(B)365、电池366等。当把根据本发明实施例的半导体装置应用于该数字照相机时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于数字照相机。
图30F表示包括根据以上实施例的半导体装置的电视机。在电视机370中，显示部分373被包括在壳体371中。显示部分373能够显示图像。这里，壳体371由台座375支撑。
电视机370能够由壳体371的操作开关或者单独的遥控器380操作。频道和音量能够由遥控器380的操作键379控制，从而能够控制显示部分373上显示的图像。另外，遥控器380可具有用于显示从遥控器380输出的数据的显示部分377。当把根据本发明实施例的半导体装置应用于电视机时，即使在没有电源的情况下也能够保留数据。另外，不会引起由于写入和擦除导致的劣化。另外，其操作速度高。因此，优选地把根据本发明实施例的半导体装置应用于电视机。
需要注意的是，电视机370优选地具有接收器、调制解调器等。利用接收器，能够接收一般电视广播。另外，当电视机370经调制解调器通过有线或无线连接连接到通信网络时，能够执行单向(从发射器到接收器)或双向(发射器和接收器之间、接收器之间，等等)数据通信。
在这个实施例中描述的方法和结构能够合适地与其它实施例中描述的任何方法和结构组合。
本申请基于2009年11月6日提交给日本专利局的序列号为2009-255448的日本专利申请，该专利申请的全部内容通过引用包含于此。

Claims (38)

1.一种半导体装置，包括：
源极线；
位线；
第一信号线；
多个第二信号线；
多个字线；
多个存储单元，在源极线和位线之间彼此并联；
第一驱动器电路，构造为驱动所述多个第二信号线和所述多个字线，从而选择由输入到第一驱动器电路的地址信号从所述多个存储单元指定的存储单元；
第二驱动器电路，构造为选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；
读取电路，构造为比较位线的电位和多个参考电位以读出数据；和
电位产生电路，构造为产生所述多个写入电位和所述多个参考电位并将其提供给第二驱动器电路和读取电路，
其中所述多个存储单元之一包括：
第一晶体管，包括第一栅电极、第一源电极和第一漏电极；
第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和
第三晶体管，包括第三栅电极、第三源电极和第三漏电极，
其中第一晶体管布置在包括半导体材料的衬底上，
其中第二晶体管包括氧化物半导体层，
其中第一栅电极以及第二源电极和第二漏电极中的一个彼此电连接，
其中源极线和第一源电极彼此电连接，
其中第一漏电极和第三源电极彼此电连接，
其中位线和第三漏电极彼此电连接，
其中第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接，
其中所述多个第二信号线之一和第二栅电极彼此电连接，并且
其中所述多个字线之一和第三栅电极彼此电连接。
2.如权利要求1所述的半导体装置，还包括：电容器，电连接到第一栅电极。
3.如权利要求1所述的半导体装置，
其中第一晶体管包括：沟道形成区域，布置在所述包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第一栅极绝缘层，位于沟道形成区域上方；第一栅电极，位于第一栅极绝缘层上方；以及第一源电极和第一漏电极，
其中第一源电极电连接到杂质区域中的一个，并且
其中第二源电极电连接到杂质区域中的另一个。
4.如权利要求1所述的半导体装置，其中所述第二晶体管包括：第二栅电极，位于所述包括半导体材料的衬底上方；第二栅极绝缘层，位于第二栅电极上方；氧化物半导体层，位于第二栅极绝缘层上方；以及第二源电极和第二漏电极，电连接到氧化物半导体层。
5.如权利要求1所述的半导体装置，其中所述包括半导体材料的衬底是单晶半导体衬底。
6.如权利要求1所述的半导体装置，其中所述半导体材料是硅。
7.如权利要求1所述的半导体装置，其中所述氧化物半导体层包括In、Ga和Zn。
8.如权利要求1所述的半导体装置，其中氧化物半导体层包括In2Ga2ZnO7的晶体。
9.如权利要求1所述的半导体装置，其中氧化物半导体层中的氢浓度小于或等于5×1019原子/cm3。
10.如权利要求1所述的半导体装置，其中第二晶体管的截止电流小于或等于1×10-13A。
11.一种半导体装置，包括：
源极线；
位线；
第一信号线；
多个第二信号线；
多个字线；
多个存储单元，在源极线和位线之间彼此并联；
第一驱动器电路，构造为驱动所述多个第二信号线和所述多个字线，从而选择由输入到第一驱动器电路的地址信号从所述多个存储单元指定的存储单元；
第二驱动器电路，构造为选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；
读取电路，包括参考存储单元，该读取电路构造为比较指定的存储单元的电导和参考存储单元的电导以读出数据；和
电位产生电路，构造为产生所述多个写入电位和多个参考电位并将其提供给第二驱动器电路和读取电路，
其中所述多个存储单元之一包括：
第一晶体管，包括第一栅电极、第一源电极和第一漏电极；
第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和
第三晶体管，包括第三栅电极、第三源电极和第三漏电极，
其中第一晶体管布置在包括半导体材料的衬底上，
其中第二晶体管包括氧化物半导体层，
其中第一栅电极以及第二源电极和第二漏电极中的一个彼此电连接，
其中源极线和第一源电极彼此电连接，
其中第一漏电极和第三源电极彼此电连接，
其中位线和第三漏电极彼此电连接，
其中第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接，
其中所述多个第二信号线之一和第二栅电极彼此电连接，并且
其中所述多个字线之一和第三栅电极彼此电连接。
12.如权利要求11所述的半导体装置，
其中所述第一晶体管包括：沟道形成区域，布置在所述包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第一栅极绝缘层，位于沟道形成区域上方；第一栅电极，位于第一栅极绝缘层上方；以及第一源电极和第一漏电极，
其中第一源电极电连接到杂质区域中的一个，并且
其中第二源电极电连接到杂质区域中的另一个。
13.如权利要求11所述的半导体装置，其中所述第二晶体管包括：第二栅电极，位于所述包括半导体材料的衬底上方；第二栅极绝缘层，位于第二栅电极上方；氧化物半导体层，位于第二栅极绝缘层上方；以及第二源电极和第二漏电极，电连接到氧化物半导体层。
14.如权利要求11所述的半导体装置，其中所述包括半导体材料的衬底是单晶半导体衬底。
15.如权利要求11所述的半导体装置，其中所述半导体材料是硅。
16.如权利要求11所述的半导体装置，其中所述氧化物半导体层包括In、Ga和Zn。
17.如权利要求11所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
18.如权利要求11所述的半导体装置，其中所述氧化物半导体层中的氢浓度小于或等于5×1019原子/cm3。
19.如权利要求11所述的半导体装置，其中第二晶体管的截止电流小于或等于11×10-13A。
20.一种半导体装置，包括：
源极线；
位线；
第一信号线；
多个第二信号线；
多个字线；
多个存储单元，在源极线和位线之间彼此并联；
第一驱动器电路，构造为驱动所述多个第二信号线和所述多个字线，从而选择由输入到第一驱动器电路的地址信号从所述多个存储单元指定的存储单元，并且构造为选择输入到第一驱动器电路的多个参考电位中的任何一个参考电位并将其输出到从所述多个字线选择的一个字线；
第二驱动器电路，构造为选择多个写入电位中的任何一个写入电位并将其输出到第一信号线；
读取电路，电连接到位线，并构造为通过读出指定的存储单元的电导来读出数据；和
电位产生电路，构造为产生所述多个写入电位和所述多个参考电位并将其提供给第二驱动器电路和读取电路，
其中所述多个存储单元之一包括：
第一晶体管，包括第一栅电极、第一源电极和第一漏电极；
第二晶体管，包括第二栅电极、第二源电极和第二漏电极；和
电容器，
其中第一晶体管布置在包括半导体材料的衬底上，
其中第二晶体管包括氧化物半导体层，
其中第一栅电极、第二源电极和第二漏电极中的一个、以及电容器的一个电极彼此电连接，
其中源极线和第一源电极彼此电连接，
其中位线和第一漏电极彼此电连接，
其中第一信号线以及第二源电极和第二漏电极中的另一个彼此电连接，
其中所述多个第二信号线之一和第二栅电极彼此电连接，并且
其中所述多个字线之一和电容器的另一个电极彼此电连接。
21.如权利要求20所述的半导体装置，
其中第一晶体管包括：沟道形成区域，布置在所述包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第一栅极绝缘层，位于沟道形成区域上方；第一栅电极，位于第一栅极绝缘层上方；以及第一源电极和第一漏电极，
其中第一源电极电连接到杂质区域中的一个，并且
其中第二源电极电连接到杂质区域中的另一个。
22.如权利要求20所述的半导体装置，其中所述第二晶体管包括：第二栅电极，位于所述包括半导体材料的衬底上方；第二栅极绝缘层，位于第二栅电极上方；氧化物半导体层，位于第二栅极绝缘层上方；以及第二源电极和第二漏电极，电连接到氧化物半导体层。
23.如权利要求20所述的半导体装置，其中所述包括半导体材料的衬底是单晶半导体衬底。
24.如权利要求20所述的半导体装置，其中所述半导体材料是硅。
25.如权利要求20所述的半导体装置，其中所述氧化物半导体层包括In、Ga和Zn。
26.如权利要求20所述的半导体装置，其中所述氧化物半导体层包括In2Ga2ZnO7的晶体。
27.如权利要求20所述的半导体装置，其中所述氧化物半导体层中的氢浓度小于或等于5×1019原子/cm3。
28.如权利要求20所述的半导体装置，其中第二晶体管的截止电流小于或等于1×10-13A。
29.一种半导体装置，包括：
第一线；
第二线；
存储单元；
第一电路，构造为选择多个写入电位中的任何一个写入电位并将其输出到第一线；和
第二电路，构造为比较第二线的电位和多个参考电位以读出数据，
其中存储单元包括：
第一晶体管，包括第一栅极、第一源极和第一漏极；
第二晶体管，包括第二栅极、第二源极和第二漏极；和
第三晶体管，包括第三栅极、第三源极和第三漏极，
其中第二晶体管包括氧化物半导体层，
其中第一栅极以及第二源极和第二漏极中的一个彼此电连接，
其中第一漏极和第三源极彼此电连接，
其中第二线和第三漏极彼此电连接，以及
其中第一线以及第二源极和第二漏极中的另一个彼此电连接。
30.如权利要求29所述的半导体装置，还包括：电容器，电连接到第一栅极。
31.一种半导体装置，包括：
第一线；
第二线；
存储单元；
第一电路，构造为选择多个写入电位中的任何一个写入电位并将其输出到第一线；和
第二电路，构造为比较第二线的电位和多个参考电位以读出数据，
其中存储单元包括：
第一晶体管，包括第一栅极、第一源极和第一漏极；
第二晶体管，包括第二栅极、第二源极和第二漏极；和
电容器，
其中第二晶体管包括氧化物半导体层，
其中第一栅极以及第二源极和第二漏极中的一个彼此电连接，
其中第一漏极和电容器的一个电极彼此电连接，
其中第二线和第一漏极彼此电连接，以及
其中第一线以及第二源极和第二漏极中的另一个彼此电连接。
32.如权利要求29或31所述的半导体装置，还包括：第三电路，构造为产生所述多个写入电位并将其提供给第一电路，以及构造为产生所述多个参考电位将其提供给第二电路。
33.如权利要求29或31所述的半导体装置，
其中第一晶体管包括：沟道形成区域，布置在包括半导体材料的衬底上；杂质区域，沟道形成区域布置在该杂质区域之间；第一栅极绝缘层，位于沟道形成区域上方；第一栅极，位于第一栅极绝缘层上方；以及第一源极和第一漏极，
其中第一源极电连接到杂质区域中的一个，并且
其中第二源极电连接到杂质区域中的另一个。
34.如权利要求29或31所述的半导体装置，
其中所述第二晶体管包括：第二栅极，位于包括半导体材料的衬底上方；第二栅极绝缘层，位于第二栅极上方；氧化物半导体层，位于第二栅极绝缘层上方；以及第二源极和第二漏极，电连接到氧化物半导体层。
35.如权利要求29或31所述的半导体装置，其中所述氧化物半导体层包括In、Ga和Zn。
36.如权利要求29或31所述的半导体装置，其中氧化物半导体层包括In2Ga2ZnO7的晶体。
37.如权利要求29或31所述的半导体装置，其中氧化物半导体层中的氢浓度小于或等于5×1019原子/cm3。
38.如权利要求29或31所述的半导体装置，其中第二晶体管的截止电流小于或等于1×10-13A。
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