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CN102610616A - 低成本可微缩的三维存储器及其制造方法 - Google Patents

低成本可微缩的三维存储器及其制造方法 Download PDF

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CN102610616A CN2011102374405A CN201110237440A CN102610616A CN 102610616 A CN102610616 A CN 102610616A CN 2011102374405 A CN2011102374405 A CN 2011102374405A CN 201110237440 A CN201110237440 A CN 201110237440A CN 102610616 A CN102610616 A CN 102610616A
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Abstract

本发明公开了低成本可微缩的三维存储器及其制造方法。此处所描述的一种集成电路装置，包含三维存储器，其包括多个自动对准的字线叠层，与多个自动对准的位线叠层正交且交错；以及数据储存结构，位于介于该多个自动对准的字线叠层与该多个自动对准的位线叠层交错处的字线与位线的交会点。

Description

低成本可微缩的三维存储器及其制造方法
技术领域
本发明的技术是关于高密度存储装置，特别是关于存储装置中具有多阶层存储单元以提供三维存储器阵列的安排。
背景技术
当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个位较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中，可参阅如赖等人的论文″A multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory″，IEEE Int′l Electron DeviceMeeting，2006年12月11～13日；及Jung等人的论文″Three DimensionallyStack NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD and TANOS structure for Beyond 30nm Node″，IEEE Int′lElectron Device Meeting，2006年12月11～13日。
此外，交会点阵列技术也已经应用在反熔丝存储器之中，可参阅如Johnson等人的论文″512-Mb PROM with a Three Dimensional Array ofDiode/Anti-fuse Memory Cells″，IEEE J.of Solid-state Circuits，vol.38，no.11，2003年11月。在Johnson等人所描述的设计中，多层字线及位线被使用，其具有存储元件于交会点。此存储元件包含p+多晶硅阳极与字线连接，及n+多晶硅阴极与位线连接，而阴极与阳极之间由反熔丝材料分隔。
在由赖等人、Jung等人及Johnson等人所描述的工艺中，每一个存储层需要好几道关键光刻步骤。因此，在此存储装置的工艺中关键光刻步骤的数目是要乘上实际应用的层次数目。关键光刻步骤的实施是昂贵的且会增加因为在关键掩模间因为容忍对准误差装置所需的额外布局面积。
因此，当集成电路存储装置持续增加对于越来越高的存储密度需求时，希望能够提供一种三维集成电路存储器结构，其包以具有较低的制造成本，而且同时包括可靠及可以被编程和擦除的非常小的存储元件。
发明内容
此处所描述的技术为一种叠层阵列其中位线与字线两者是自动对准的，以造成此工艺中在此装置多层结构中的字线的主轴是自动对准的，及在此装置多层结构中的位线的主轴也是自动对准的，而不会有因为多重刻蚀掩模的使用所产生的对准问题。
此处所描述的集成电路装置包括三维存储器，其包括多个自动对准的字线叠层与多个自动对准的位线叠层交错且正交。因为自动对准的字线叠层结果，该多个自动对准的字线叠层的一给定叠层中的字线相对于各自的主轴是对称的，且该字线的该主轴于该给定叠层中是自动对准的。此外，因为自动对准的位线叠层结果，该多个自动对准的位线叠层的一给定叠层中的位线相对于各自的主轴是对称的，且该位线的该主轴于该给定叠层中是自动对准的。例如是介电电荷储存结构的数据储存结构，位于介于字线叠层与该位线叠层的交会点以在三维区块中提供多层的存储单元。
本发明提供一种集成电路装置，该集成电路装置包含多个阶层的存储单元，此装置中的阵列包括一三维存储区块具有一第一阶层，包括多条第一型态导线，其相对于各自的主轴是对称的且平行地安排；一第二阶层于该第一阶层之上，且包括多条第二型态导线，及安排成通常与该第一阶层中的该多条第一型态导线正交且平行；一第三阶层于该第二阶层之上，且包括多条第一型态导线，其相对于各自的主轴是对称的且平行地安排；以及一第四阶层于该第三阶层之上，且包括多条第二型态导线，及安排成通常与该第一阶层中的该多条第一型态导线正交且平行。此阵列也可以视需要而包含更多的阶层。该第一阶层的该多条第一型态导线中第一型态导线的主轴安排成与该第三阶层的该多条第一型态导线中对应的第一型态导线的主轴自动对准；该第二阶层的该多条第二型态导线中第二型态导线的主轴安排成与该第四阶层的该多条第二型态导线中对应的第二型态导线的主轴自动对准。
此三维存储区块中的一第一数据储存结构阵列可以包含存储元件位于介于该第一阶层中该第一型态导线的上表面与该第二阶层中该第二型态导线的下表面的交会点。此三维存储区块中的一第二数据储存结构阵列可以包含存储元件位于介于该第三阶层中该第一型态导线的下表面与该第二阶层中该第二型态导线的上表面的交会点。此三维存储区块中的一第三数据储存结构阵列可以包含存储元件位于介于该第三阶层中该第一型态导线的上表面与该第四阶层中该第二型态导线的下表面的交会点。此三维存储区块中的该第一型态导线是作为字线或位线之一，且该第二型态导线是作为字线或位线之另一。
本发明提供一种制造包括三维存储区块的装置的方法。此方法包含形成一包括由牺牲材料分隔的多层导电材料的构件；于该构件进行一第一图案化刻蚀工艺以除去部分材料构成由沟道分隔的自动对准的第一型态导线叠层，该自动对准的第一型态导线叠层中的第一型态导线由牺牲线分隔。之后，使用一填充材料填充该自动对准的第一型态导线叠层；对该填充材料进行一第二图案化刻蚀工艺以选择性地除去该填充材料而不会除去该第一型态导线，以形成与该自动对准的第一型态导线叠层正交的沟道结构，然后，除去裸露于该沟道内的部分该牺牲线，保留开口介于该第一型态导线之间；以能够使第二型态导线叠层自动对准的方式于该沟道结构内进行导电材料及绝缘材料的层次沉积，其中该导电材料于一给定层次中填充该沟道结构内介于该第一型态导线间的对应开口，其中该自动对准的第二型态导线叠层与该自动对准的第一型态导线叠层交错。最后提供一存储元件于该第一型态导线与该第二型态导线的交会点。
本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述。
附图说明
图1显示根据本发明一实施例的三维存储器阵列的剖面示意图。
图2至图5显示制造图1中所示三维存储器阵列的区块的不同阶段的剖面图。。
图6显示根据本发明另一实施例的三维存储器阵列的剖面示意图。
图7至图10显示制造图6中所示三维存储器阵列的区块的不同阶段的剖面图。
图11显示包含位线导体由牺牲层材料分隔的多个自动对准位线的剖面图。
图12显示施加填充材料于图11所示的结构中之后的结果。
图13显示于图12所示的结构中形成与多个自动对准位线叠层正交的沟道之后的结构上视图。
图14显示图13中所示结构的剖面图，其是于单一沟道内。
图15显示对图14中所示结构进行选择性刻蚀工艺以自动对准位线叠层除去牺牲层后的剖面图。
图16显示在图15中所示结构之上形成一薄膜隧穿层后的剖面图。
图17显示在图15中所示沟道内形成例如是多晶硅的第一层字线材料后的剖面图。
图18显示在图17中所示第一层字线材料之上形成第二层字线材料于沟道内之后的剖面图。
图19至图24显示制造多条悬吊于沟道中的自动对准字线叠层不同阶段的剖面图，其与图6中所示的结构类似。
图25显示形成存储元件于类似于图24中所示的悬吊导线结构之上的第一阶段工艺剖面图。
图26显示形成存储元件于类似于图24中所示的悬吊导线结构之上的第二阶段工艺剖面图。
图27至图31显示于形成图24中所是存储元件之后，制造多条悬吊于沟道中的自动对准位线叠层不同阶段的剖面图。
【主要元件符号说明】
10、11：第一型态的导线
20、21、22、23：第二型态的导线
30、31：介电层
40、41：存储材料
50：填充材料区块
53：沟道
60、61、62：隔离线
70：交会点
110、111、112、113：第一型态的导线
120、121、122、123、124、125：第二型态的导线
130、131：介电交会结构
140、141：存储材料
150：填充材料区块
153、212：沟道
160、161、162、163、164、165：隔离线
210、211：多层位线叠层结构
220：衬底
230：底部牺牲层
231：存储层
232、236：位线层
233、235：存储层
234：第二牺牲层
240：填充材料
250：过度刻蚀区域
255：隧穿介电层
265：第一字线层
301、303、305：半导体
302、304：牺牲层
310、311、312：字线叠层
320、321、360：沟道
331、333、335、336、337：字线叠层
332、334：牺牲层材料
350：填充材料
351、352：交会棒结构
361、362：沟道内区域(孔洞)
380、385：薄隧穿层
381、386：电荷捕捉层
382、387：阻挡层
390、391、392、395、396、397：存储元件
400：介电层
401、403：位线双嵌镶导线的第一层
402、404：位线双嵌镶导线的第二层
461、462：位线材料的主体
具体实施方式
本发明以下的实施例描述是搭配图式1到31进行说明。
图1显示根据本发明一实施例的三维存储器阵列的剖面示意图，其是具有多条第一型态的导线10、11，组态为位线和字线(BL/WL)之一，以及多条第二型态的导线20、21，组态为字线或位线(WL/BL)之另一。这些导线可以使用半导体或例如是钨或其它适合在一特定存储单元技术中作为位线或字线的金属材料。在此例示的实施例中，相对于参考标号11，可以看到存储结构40、41为在每一条第一型态的导线的上表面及下表面接触的材料层次。在一代表性的实施例中，存储结构包括介电电荷储存结构，此电荷储存结构可以例如是俗称为SONOS存储单元的多层介电结构(氧化硅/氮化硅/氧化硅(ONO)、氧化硅/氮化硅/高介电系数介电层、氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)等等)。此多层介电层可以包括一隧穿层、一电荷捕捉层及一阻挡层。此外，此多层介电层也可以使用其它的多层结构像是能隙工程(BE)的SONOS电荷储存结构或是类似的结构实施。其它型态的存储元件可以使用于此处所描述的结构中，包括像是相变化存储器的电阻变化存储器、金属氧化物存储器、熔丝为基的一次可编程存储器等等。
在形成如图1所示的结构的一种方案中，第一型态的导线10、11是悬跨过一介于介电交会结构30、31之间的沟道，且在悬跨结构之间具有空间。第二型态的导线是使用沟道中的材料的自动对准工艺来形成，其包括首先沉积一第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线21定义成双嵌镶的导线沟道中，其是与存储材料层41在第一型态的导线10、11的底表面处接触。接着，绝缘材料沉积于沟道内，以将第一型态的导线与第二型态的导线彼此之间分隔，且刻蚀至与第一型态的导线10、11上表面对应的高度以形成完成的隔离线61、62。然后，此工艺也包括沉积第二次沉积第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线21定义成双嵌镶的导线沟道中，其是与存储材料层40在第一型态的导线10、11的顶表面处接触。此种方式所形成的第二型态的导线可以造成于交错叠层的自动对准的字线与自动对准的位线间的交会处构成存储单元。
图2至图5显示制造图1中的区块的不同阶段的剖面图。在图2中，显示在此范例中作为位线的第一型态的导线。此第一型态的导线可以利用举例而言，存储材料、第一型态的导线材料、存储材料及牺牲层材料的多层叠层形成。此多层叠层可以被图案化以定义安排成通常彼此平行的多条第一型态的导线。假如需要形成多层的第一型态的导线，则此多层叠层一开始就必须包括这些层次，且此第一型态导线的多层叠层可以利用自动对准的方式使用单一掩模形成。于图案化此多层叠层之后，其完成结果显示于图2中，其中为了简化起见，将周围的材料省略没有显示出来。
如图3所示，在下一步骤中将例如是氧化硅或是其它介电材料填充于此结构，产生填充材料区块50通过第一型态的导线10、11并延伸。如图4所示，使用对填充材料区块50具有选择性的刻蚀工艺于区块50中定义出一沟道(例如53)的图案。举例而言，此填充材料区块50是氮化硅，其可以对包覆存储材料层40、41的氧化硅或是高介电常数材料及相对于第一型态导线材料具有刻蚀选择性。此介电材料的完成结构30、31，在此处称为交会棒，将第一型态的导线10、11支撑于沟道53内。通过移除沟道53内介于位线间的牺牲材料，可以于沟道53内第一型态导线10、11的上方及下方形成孔洞。
如图5所示，下一个步骤涉及于沟道内形成嵌镶导线的阶层以定义通常彼此平行的多条第二型态的导线20、21、22、23，且与第一型态的导线10、11正交。隔离材料结构60、61、62形成于第一型态导线10、11之间及第二型态的导线20、21之间。嵌镶导线及隔离材料结构60、61是利用层次工艺形成，其包括沉积此材料，回刻蚀至所欲高度，然后沉积另一层材料并重复直到沟道内填满自动对准的导线及隔离结构。存储单元则在交错导体的交会点(例如70)处形成。
如同之前提过的，此工艺可以扩展至多层的第一型态导线与多层的第二型态导线。一个包括两层第一型态导线的简单范例结构显示于图6中。在三维存储器阵列的一区块包括多条第一型态导线110、111于第一层，及多条第一型态导线112、113于第二层，组态为位线或字线(BL/WL)之一。第二型态导线120、121及122则组态为字线或位线(WL/BL)之另一。在此例示的实施例中，可以看到存储结构140、141是分别施作在第一型态导线110的上表面及下表面处。
在形成如图6所示的结构的一种方案中，第一型态的导线110、111、112、113是悬跨过一介于介电交会结构130、131之间的沟道。第二型态的导线是使用沟道中的材料的自动对准嵌镶层次工艺来形成，其包括首先沉积一第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线122定义成双嵌镶的导线沟道中，其是与存储材料层141在第一型态的导线112、113的底表面处接触，造成在交会处形成存储单元。接着，绝缘材料沉积于沟道内，以将第一型态的导线与第二型态的导线彼此之间分隔，且刻蚀至与第一型态的导线112、113上表面对应的高度以形成完成的隔离线164。然后，此工艺也包括沉积第二次沉积第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线121定义成双嵌镶的导线沟道中，其是与存储材料层140在第一型态的导线112、113的顶表面处接触。重复此工艺以在第二阶层形成第二型态的导线121、隔离线162及在第三阶层形成第二型态的导线120等等。此种方式所形成的第二型态的导线可以造成于交错叠层的多条第一型态导线与第二型态导线间的交会处构成存储单元，使得图6所示的部分存储单元结构中具有16个存储单元于四个阶层中。此结构可以实施为更多层结构，例如是8个、16个或更多阶层的存储单元，以构成高密度的三维存储器。
图7至图10显示制造图6中的区块的不同阶段的剖面图。在图7中，显示在此范例中作为位线的第一型态的导线。此第一型态的导线可以利用举例而言，存储材料、第一型态的导线材料及牺牲层材料的多层叠层交错形成。此多层叠层可以被图案化以定义安排成通常彼此平行的多条第一型态的导线。假如需要形成多层的第一型态的导线，则此多层叠层一开始就必须包括这些层次，且此第一型态导线的多层叠层可以利用自动对准的方式使用单一掩模形成。于图案化此多层叠层之后，其完成结果显示于图7中，其中为了简化起见，将周围的材料省略没有显示出来。
如图8所示，在下一步骤中将例如是氧化硅或是其它介电材料填充于此结构，产生填充材料区块150通过第一型态的导线110、111、112、113并延伸。
如图9所示，使用对填充材料区块150具有选择性的刻蚀工艺于区块150中定义出一沟道(例如153)的图案。举例而言，此填充材料区块150是氮化硅，其可以对包覆存储材料层140、141的氧化硅或是高介电常数材料及相对于第一型态导线材料具有刻蚀选择性。此介电材料的完成结构130、131，在此处称为交会棒，将第一型态的导线110、111、112、113支撑于沟道153内。通过移除沟道153内介于位线间的牺牲材料，可以于沟道153内第一型态导线110、111、112、113的上方及下方形成孔洞。
如图10所示，下一个步骤涉及于沟道内形成嵌镶导线的阶层以定义通常彼此平行的多条第二型态的导线120、121、122、123、124、125，且与第一型态的导线110、111、112、113正交。隔离材料结构160、161、162、163、164、165形成于第一型态导线110、111、112、113之间及第二型态的导线120、121、122、123、124、125之间。嵌镶导线及隔离材料结构60、61是利用层次工艺形成，其包括沉积此材料，回刻蚀至所欲高度，然后沉积另一层材料并重复直到沟道内填满自动对准的导线及隔离结构。
在形成如图6所示的结构的一种方案中，第一型态的导线110、111、112、113是悬跨过一介于介电交会结构130、131之间的沟道。第二型态的导线是使用沟道中的材料的自动对准嵌镶层次工艺来形成，其包括首先沉积一第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线122定义成双嵌镶的导线沟道中，其是与存储材料层141在第一型态的导线112、113的底表面处接触，造成在交会处形成存储单元。接着，绝缘材料沉积于沟道内，以将第一型态的导线与第二型态的导线彼此之间分隔，且刻蚀至与第一型态的导线112、113上表面对应的高度以形成完成的隔离线164。然后，此工艺也包括沉积第二次沉积第二型态的导线材料于沟道中，且进行回刻蚀以将第二型态的导线121定义成双嵌镶的导线沟道中，其是与存储材料层140在第一型态的导线112、113的顶表面处接触。重复此工艺以在第二阶层形成第二型态的导线121、隔离线162及在第三阶层形成第二型态的导线120等等。此种方式所形成的第二型态的导线可以造成于交错叠层的多条第一型态导线与第二型态导线间的交会处构成存储单元，使得图6所示的部分存储单元结构中具有16个存储单元于四个阶层中。此结构可以实施为更多层结构，例如是8个、16个或更多阶层的存储单元，以构成高密度的三维存储器。
图11～图18显示制造图6中的区块的不同阶段的剖面图，其是使用图中所标示的材料。当然，也可以使用其它的材料以形成此处所描述的结构。在图11中，显示一经过刻蚀之后所形成的多层材料叠层结构，其是将包含多层位线叠层结构210、211以自动对准刻蚀图案化形成。且此位线多层叠层可以利用自动对准的方式使用单一掩模刻蚀通过多层叠层而形成。经过自动对准刻蚀过程后的结果，叠层结构210、211中每一层的主轴在此图是中是与页面正交，是与底层垂直的叠层及对准。此外，每一层在刻蚀所造成工艺变动的范围下是与主轴对称。此结构是使用一自动对准工艺的结果，以形成包含多条位线于此山脊状叠层中，在此称为自动对准的导线叠层。
此结构包含于图案化步骤中所形成的沟道(例如212)相对侧的叠层210、211。每一个叠层210、211包含多个阶层。在此范例中，叠层210、211包含底部牺牲层230，此范例中为氧化硅，之后包含至少一部分的存储层231，在此范例中包含一氮化硅层及一氧化铝层。此存储层231与位线层232的底表面接触。在此范例中，此位线层232包含依序为氮化钽、钨或氮化钨、及氮化钽的多层叠层。之后，另一层存储层233于位线层232的顶表面之上。在此范例中存储层233包含一氮化硅层及一氧化铝层。于存储层233之上，再形成另一牺牲层234，此范例中也为氧化硅。于第二牺牲层234之上为另一存储层235，此范例中也包含氮化硅层及氧化铝层。之后，形成另一层位线层236，在此在此范例中也是包含相同的图案化氮化钽、钨或氮化钨、及氮化钽。在此范例中此位线多层叠层系形成于氮化硅或是其它是于作为集成电路之用的衬底220之上。在此图标中，显示两阶层的位线层(232、236)。在其它的实施例中，可以选择适用于一特定实施例的高密度需求的更多阶层。
如图12所示，在下一步骤中将例如是氧化硅的填充材料240填充于如图11所示的结构中。图12所示的结构是与图3所示的结构对应。如同之前所描述的，自此填充工艺所产生的结构会再进行刻蚀工艺以定义出与位线多层叠层正交的沟道。图13显示于形成沟道之后的结构上视图，留下位线叠层210、211延伸介于氮化硅交会棒结构(240a、240b、240c)之间。当然，在某些实施例中，可以有超过1000条或更多的位线叠层210、211延伸通过一单一沟道。
图14显示于单一沟道内的沿着此沟道中位线叠层210、211方向上的剖面图。因此，位线叠层210、211具有主轴与此页面垂直，且延伸穿过沟道。此例示与图11中所示的类似，除了在与位线叠层210、211正交的沟道中，会发生过度刻蚀区域250，且显示氮化硅衬底220区域中发生凹陷。
图15显示下一阶段的结果。在此步骤中，此结构暴露于一刻蚀工艺中，此刻蚀工艺对此范例中为氧化硅的牺牲材料(230、234)具有选择性，且不会攻击氮化硅交会棒(240a、240b、240c)结构。如此自位线叠层210、211上除去此氧化硅牺牲材料230、234，导致悬吊的位线232、234具有一部分的存储元件231、233、235至少在其上表面及底表面之一，在此范例中存储层包含一氮化硅层及一氧化铝层。可以此范例中看出，存储元件231、233、235是同时在位线层232、234的上表面及底表面形成。
图16显示此工艺下一阶段的结果。在此步骤中，生长一隧穿介电层255，此范例中为使用热氧化工艺生长于悬吊的位线232、234以及存储元件231、233、235之上的氧化硅。额外的隧穿介电层255完成了此存储单元的存储元件。因此，在此范例中，存储单元是具有氧化硅隧穿介电层、氮化硅电荷捕捉层及氧化铝阻挡层的电荷捕捉介电存储单元。
图17显示此工艺下一阶段后的结构。此工艺是使用一沉积工艺填入除去牺牲层后的开口及低于悬吊的位线232以形成第一字线层260于沟道212内。此层可以通过沉积例如是多晶硅的字线材料而形成，之后再进行回刻蚀以降低字线的高度如图中所示，形成字线其具有一上表面略高于位于第一悬吊位线232底表面上的存储结构的底部。此工艺的结果是，字线材料层也会填入在上层的位线叠层的孔洞中，在回刻蚀过程中可能无法除去的区域265中将位线材料填入所示的孔洞中。
图18显示进行多层工艺形成下一阶层字线之后的结果。此多阶层步骤可以包括形成例如是氧化硅的填充层直到位线叠层210、211的第二存储元件233的顶表面。之后，沉积字线材料再进行回刻蚀以形成第二阶层的字线231，其具有一上表面接近位于第二悬吊位线结构236的存储结构的底表面。然后重复此工艺以形成字线的所有阶层。形成字线于沟道内的结果是，形成双嵌镶字线结构于自动对准的叠层上。在此例示中此字线的主轴会于此页面中或与页面平行且彼此对准，且这些字线由沟道的形状来看可以认定相对于主轴是对称的。因为沟道是使用单一刻蚀工艺形成，自动对准的字线结构会与自动对准的位线结构交错，而具有存储元件于交会点。
图19～图31显示制造一类似的三维存储阵列的不同阶段的剖面图，其中存储元件可以用不同的方式实施。图19中显示一堆层叠层，包括例如是硅的半导体301、例如是氮化硅的牺牲层302、例如是硅的半导体303、例如是氮化硅的牺牲层304以及例如是硅的半导体305。当然也可以使用其它适合作为字线及牺牲层的材料。
图20显示将图19中的多层区块进行字线叠层310、311、312图案化工艺后的结果，这些字线叠层由沟道320、321所分隔。如图中可以看出，与图11～图18中工艺不同的是，在此阶段中存储材料尚未包括于此多层叠层中。
图21显示施加例如是氧化硅或是其它相对于牺牲层材料332、334可以被选择性刻蚀的填充材料350于字线叠层310、311、312之上的结果。
图22显示形成与字线叠层310、311、312正交的沟道360后的结果，其是除去填充材料350而保留字线叠层310、311、312延伸通过这些沟道且由交会棒结构351、352所支撑。此结构相对于图9中的沟道结构做了旋转，且是于叠层310、311、312中使用作为字线而不是位线。
在图23中，将图22中所示具有交会棒结构351的结构于此图式前半部的部份移除，以显示于此工艺步骤后的悬吊的字线结构。在之后的工艺步骤中，将此结构进行选择性的刻蚀，除去沟道内332、334介于字线叠层310、311、312间的氮化硅牺牲层。
图24显示图23中结构的侧视图，其中字线叠层331、333、335具有一主轴与页面平行且通过氮化硅交会棒结构351、352及悬吊于沟道内360。在沟道内区域361、362中介于字线间的氮化硅牺牲层氮例如是湿刻蚀选择性的除去，保留字线硅导线331、333、335悬吊通过沟道360。
存储元件可以通过许多不同方式提供于此叠层中。在某些实施例中，提供存储元件包括在第一图案化工艺进行之前就形成作为存储元件一部分的多层材料于第一型态导体与牺牲层之间。在其它的实施例中，提供存储元件包括在定义沟道的第二图案化工艺进行之后才形成作为存储元件一部分的多层材料于沟道内的第一型态导体的上表面及下表面。
图25显示(对应结构使用图23相同的标号)通过一系列工艺步骤形成多层介电电荷储存结构环绕于悬吊通过沟道的字线333、335、336、337。使用类似于图25的工艺，提供存储元件于交错叠层的步骤包括形成至少一阻挡层材料、电荷捕捉层材料及隧穿层材料介于多个导体层的导体层与牺牲层之间；以及形成剩余的阻挡层材料、电荷捕捉层材料及隧穿层材料至少一者以于除去牺牲层线之后完成此介电电荷捕捉结构。可以使用一范例工艺包括生长一层例如是氧化硅的薄隧穿层380。在某些实施例中，隧穿层可以是多层隧穿层例如能隙工程(BE)隧穿结构，其包括约2纳米或更小的氧化硅、约2纳米的氮化硅及约2纳米的氧化硅。于形成隧穿层380之后，形成例如是5纳米数量级的氮化硅或是其它材料的电荷捕捉层381。于电荷捕捉层381之上形成例如是氧化铝或是约7～9纳米数量级的氧化硅的阻挡介电层382。于形成此电荷捕捉结构之后，进行一非均向性刻蚀以除去导线333、335、336、337侧表面外的多层电荷捕捉结构，且选择性地自上导线335、337的上表面除去。其结果是，存储元件390、391、392形成于悬吊字线336、333的上表面及下表面，以及悬吊字线337、335的下表面。
图26显示(对应结构使用图23相同的标号)通过一系列工艺步骤形成存储元件的另一方案。在类似于图26所示的实施例中，其中存储元件包含介电电荷捕捉元件，其包括一阻挡层、电荷捕捉层及隧穿层，且其中提供存储元件包括于除去牺牲层之后形成至少一阻挡层材料、电荷捕捉层材料及隧穿层材料；进行非均向性刻蚀以自多条第一型态导体的侧表面除去至少一层；以及形成剩余的阻挡层材料、电荷捕捉层材料及隧穿层材料至少一者，以在沟道中生成导电材料及绝缘材料前于第一型态导体的上表面及下表面完成此介电电荷捕捉存储元件。在图26所示的范例中，一存储结构的隧穿层385及一电荷捕捉层386形成于环绕悬吊的字线333、335、336、337。之后，进行非均向性刻蚀以自悬吊导线333、335、336、337的侧表面及选择性地自上导线335、337的上表面除去隧穿层及一电荷捕捉层。之后，形成例如是使用热工艺的氧化硅或是其它材料的阻挡介电层387于所示结构之上。其结果是，存储元件395、396、397形成于悬吊字线336、333的上表面及下表面，以及悬吊字线337、335的下表面。当沟道320的宽度介于自动对准叠层间相对于用来形成存储元件395、396、397的层次385、386、387厚度较小时，最好是使用图26所示的工艺。
图27显示类似于图24的剖面图，其中显示利用例如是图25及图26的工艺于形成存储元件后，形成自动对准位线于沟道内的层次工艺之后的结构。形成自动对准位线的第一步是将导电材料沉积填入介于字线与沟道间的孔洞(例如图24中的361、362)。之后，此导电材料在沟道内进行非均向性回刻蚀而保留导电位线材料的主体461、462于字线之间。此主体461、462包含所形成位线的一部分。之后，交互进行沉积与刻蚀工艺以将位线的一部分连接在一起。图27显示沉积例如是氮化硅的介电层400的结果，其可以相对于存储元件及导线材料被选择性地刻蚀。所沉积的材料然后被回刻蚀至第一导线331的上表面的高度如图中所示。通过使用例如是均向性回刻蚀工艺以除去沉积于孔洞361、362内的材料后，于此步骤后由除去沟道中介于悬吊导线333和335间的牺牲层材料后，孔洞361、362仍保持为开口状。
在图28中，显示下一层次工艺后的结果，其包括沉积一金属层或是其它位线材料于沟道内并进行回刻蚀，形成延伸通过字线叠层的双嵌镶导线的第一层401。
图29显示下一层次工艺后的结果，其是形成一第二层绝缘层402于位线的第一层401之上。此工艺包括沉积一介电层可以如上述般被选择性地刻蚀，且回刻蚀至仅略高于导线333的上表面的高度。
在图30中，显示下一层次工艺后的结果，其是用来形成双嵌镶导线的第二层403于沟道内。
图31显示填充最终绝缘材料404于沟道中之后的结果。如同之前所描述的，在此结构前半部的交会棒元件351被部分移除以更清楚地显示沟道中的结构。于此工艺完成后的结果，多条自动对准字线叠层及多条自动对准位线叠层交错形成，且具有存储元件于交会点。
本发明的较佳实施例与范例详细揭露如上，惟应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技艺之人而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。

Claims (16)

1.一种集成电路装置，包含：
多个自动对准的字线叠层，与多个自动对准的位线叠层正交且交错；以及
数据储存结构，位于介于该多个自动对准的字线叠层与该多个自动对准的位线叠层交错处的字线与位线的交会点。
2.根据权利要求1所述的集成电路装置，其中该多个自动对准的字线叠层的一给定叠层中的字线相对于各自的主轴是对称的，且该字线的该主轴于该给定叠层中是自动对准的；
该多个自动对准的位线叠层的一给定叠层中的位线相对于各自的主轴是对称的，且该位线的该主轴于该给定叠层中是自动对准的。
3.根据权利要求1所述的集成电路装置，其中该数据储存结构包含介电电荷捕捉结构。
4.根据权利要求1所述的集成电路装置，其中该数据储存结构位于该交会点处的该多个自动对准的字线叠层中的字线的上表面及下表面。
5.一种集成电路装置，该集成电路装置包含多个阶层的存储单元，包括：
一第一阶层，包括多条第一型态导线，其相对于各自的主轴是对称的且平行地安排；
一第二阶层于该第一阶层之上，且包括多条第二型态导线，其安排成通常与该第一阶层中的该多条第一型态导线正交且平行；
一第三阶层于该第二阶层之上，且包括多条第一型态导线，其相对于各自的主轴是对称的且平行地安排；
一第四阶层于该第三阶层之上，且包括多条第二型态导线，其安排成通常与该第一阶层中的该多条第一型态导线正交且平行；
该第一阶层的该多条第一型态导线中第一型态导线的主轴安排成与该第三阶层的该多条第一型态导线中对应的第一型态导线的主轴自动对准；
该第二阶层的该多条第二型态导线中第二型态导线的主轴安排成与该第四阶层的该多条第二型态导线中对应的第二型态导线的主轴自动对准；
一第一数据储存结构阵列，位于介于该第一阶层中该第一型态导线的上表面与该第二阶层中该第二型态导线的下表面的交会点；
一第二数据储存结构阵列，位于介于该第三阶层中该第一型态导线的下表面与该第二阶层中该第二型态导线的上表面的交会点；
一第三数据储存结构阵列，位于介于该第三阶层中该第一型态导线的上表面与该第四阶层中该第二型态导线的下表面的交会点；以及
其中该第一型态导线是作为字线或位线之一，且该第二型态导线是作为字线或位线之另一。
6.根据权利要求5所述的集成电路装置，其中该数据储存结构包含介电电荷捕捉结构。
7.根据权利要求5所述的集成电路装置，其中该第一阵列与该第二阵列中的该数据储存结构包含存储材料层次于该第二阶层中该第二型态导线的上表面及下表面。
8.根据权利要求5所述的集成电路，其中该第三阶层中该多条第一型态导线中的第一型态导线与该第一阶层中该多条第一型态导线中的对应第一型态导线自动对准。
9.根据权利要求5所述的集成电路，更包含：
一第五阶层于该第四阶层之上，且包括多条第一型态导线，其相对于各自的主轴是对称的且平行地安排；
该第五阶层的该多条第一型态导线中第一型态导线的主轴安排成与该第三阶层的该多条第一型态导线中对应的第一型态导线的主轴自动对准；以及
一第四数据储存结构阵列，位于介于该第五阶层中该第一型态导线的下表面与该第四阶层中该第二型态导线的上表面的交会点。
10.根据权利要求9所述的集成电路，其中该第五阶层中该多条第一型态导线中的第一型态导线与该第一阶层中该多条第一型态导线中的对应第一型态导线自动对准。
11.一种制造一包括存储器的装置的方法，包含：
形成包括由牺牲材料分隔的多层导电材料的一构件；
于该构件进行一第一图案化刻蚀工艺以除去部分材料构成由沟道分隔的自动对准的第一型态导线叠层，该自动对准的第一型态导线叠层中的第一型态导线由牺牲线分隔；
使用一填充材料填充该自动对准的第一型态导线叠层；
对该填充材料进行一第二图案化刻蚀工艺以选择性地除去该填充材料而不会除去该第一型态导线，以形成与该自动对准的第一型态导线叠层正交的沟道结构；
除去裸露于该沟道结构内的部分该牺牲线，保留开口介于该第一型态导线之间；
以能够使第二型态导线叠层自动对准的方式于该沟道结构内进行导电材料及绝缘材料的层次沉积，其中该导电材料于一给定层次中填充该沟道结构内介于该第一型态导线间的对应开口，其中该自动对准的第二型态导线叠层与该自动对准的第一型态导线叠层交错；以及
提供一存储元件于该第一型态导线与该第二型态导线的交会点。
12.根据权利要求11所述的方法，其中该层次沉积包含：
于该沟道结构内进行导电材料的一第一沉积；
对该沟道结构内的该导电材料进行回刻蚀以定义一第二型态导线嵌镶的一第一阶层，该第二型态导线与该第一型态导线正交且通过其间；
使用一绝缘材料部分填充于第二型态导线嵌镶的该第一阶层之上的该沟道结构；
于该沟道结构内的该绝缘材料之上进行导电材料的一第二沉积；以及
对该沟道结构内的该导电材料进行回刻蚀以定义该第二型态导线嵌镶的一第二阶层，该第二型态导线与该第一型态导线正交且通过其间。
13.根据权利要求11所述的方法，其中提供存储元件包括于进行该第一图案化刻蚀工艺之前，形成至少在该构件中介于该第一型态导线与该牺牲线之间作为该存储元件的一部分的材料层次。
14.根据权利要求11所述的方法，其中该存储元件包含介电电荷捕捉存储元件，该介电电荷捕捉存储元件包含一阻挡层、一电荷捕捉层及一隧穿层，且其中提供存储元件包含：
形成至少一层阻挡层材料、一电荷捕捉层材料及一隧穿层材料于介于该多层导电材料中的导电材料与该牺牲材料之间；以及
形成剩余层次的至少一层阻挡层材料、一电荷捕捉层材料及一隧穿层材料，以于除去该牺牲线之后完成该介电电荷捕捉存储元件。
15.根据权利要求11所述的方法，其中提供存储元件包括于进行该第二图案化刻蚀工艺之后，形成至少在该沟道结构内该第一型态导线的上表面及下表面作为该存储元件的一部分的材料层次。
16.根据权利要求11所述的方法，其中该存储元件包含介电电荷捕捉存储元件，该介电电荷捕捉存储元件包含一阻挡层、一电荷捕捉层及一隧穿层，且其中提供存储元件包含：
于除去该牺牲线之后，形成至少一层阻挡层材料、一电荷捕捉层材料及一隧穿层材料；
进行非均向性刻蚀以自该多条第一型态导线的侧边除去该至少一层；以及
形成剩余层次的至少一层阻挡层材料、一电荷捕捉层材料及一隧穿层材料，以于该沟道结构内进行导电材料及绝缘材料的层次沉积之前，完成该介电电荷捕捉存储元件于该第一型态导线的上表面及下表面。
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