CN102543955B - 晶圆级nbti测试结构 - Google Patents

Abstract

本发明提供了一种晶圆级NBTI测试结构，其包括至少两个串行的晶体管，所述晶体管的设有源端、漏端、栅端及阱衬底端四个测试端子，所述串行后的每个晶体管共用相同的栅端和阱衬底端。相较于现有技术，本发明所述的晶圆级NBTI测试结构的有益效果是：其可在相同的时间内同时给若干晶体管进行应力加速，大大缩短了测试的时间。

Description

晶圆级NBTI测试结构

【技术领域】

本发明属于半导体制程领域，尤其涉及一种晶圆级NBTI测试结构。

【背景技术】

随着集成电路技术的持续发展，芯片上将集成更多器件，器件的几何尺寸将不断缩减，而随着器件最小特征尺寸的不断缩小以及工艺的改变，针对MOS晶体管尤其是PMOS的负偏压的不稳定性(NegativeBiasedTemperatureInstability，简称NBTI)方面的评估和监控成为工艺可靠性十分重要的课题。

传统的NBTI测试结构是源端(S)、漏端(D)、栅端(G)、阱端(B)四个端子相互独立的结构，在进行NBTI测试的时候需要在MOS(MetalOxideSemiconductor，即金属氧化物半导体)栅端施加一个电压，MOS衬底需要接地，在高温下进行长时间的应力加速测试，且由于源(S)、漏(D)、栅(G)、阱(B)是互不同时共用的结构，而NBT工测试对测试器件的数量也具有要求，NBTI测试的测试时间也较长，这样若干个MOS器件的串行长时间测试累计起来要花费大量的时间，尤其在进行晶圆级(WLR)的评估测试的时候，需要逐个对多个MOS器件进行长时间的应力测试，非常耗时。

鉴于上述问题，有必要提供一种晶圆级NBTI测试结构来解决上述问题。

【发明内容】

本发明所解决的技术问题在于提供一种晶圆级NBTI测试结构，其可大大缩短测试的时间，提升效率和降低测试成本。

为解决上述技术问题，本发明采用如下技术方案：一种晶圆级NBTI测试结构，其包括至少两个串行的晶体管，所述晶体管的设有源端、漏端、栅端及阱衬底端四个测试端子，所述串行后的每个晶体管共用相同的栅端和阱衬底端。

进一步地，所述串行后的每个晶体管还共用相同同一个源端。

进一步地，所述每个晶体管的源端、漏端为独立设置的测试端子。

进一步地，所述每个晶体管具有相同的栅沟道长和相同的栅沟道宽。

进一步地，所述共用的栅端和阱衬底端位于所述串行后晶体管组的一端。

相较于现有技术，本发明所述的晶圆级NBTI测试结构的有益效果是：其可在相同的时间内同时给若干晶体管进行应力加速，大大缩短了测试的时间。

【附图说明】

图1为本发明所述的栅端(G)和阱衬底端(B)两端共用时的NBTI测试结构示意图。

图2为本发明所述的源端(S)、栅端(G)和阱衬底端(B)三端共用时的NBTI测试结构示意图。

【具体实施方式】

请参图1、图2所示，本发明提供一种晶圆级NBTI测试结构，其包括一组由相同栅沟道长(L)、相同栅沟道宽(W)、同种掺杂、器件构造完全相同的MOS器件。所述MOS器件的结构可以是P型晶体管，也可以是N型晶体管。所述每个晶体管的测试端子为四个，分别为源端(S)、漏端(D)、栅端(G)、阱衬底端(B)，当一定数量的晶体管串行成组后，所述每个晶体管同时共用相同的栅端(G)和相同的阱衬底端(B)，而每个晶体管的源端(S)和漏端(D)则互不共用、独立设置，如图1所示，第一个晶体管设有相互独立的源端(S1)、漏端(D1)，第二个晶体管设有相互独立的源端(S2)、漏端(D2)，第三个晶体管设有源端(S3)、漏端(D3)......，而这些晶体管(第一个晶体管、第二个晶体管、第三个晶体管......)相互串行后，其各自的栅端(G)和阱衬底端(B)则共用设置，即每个晶体管的栅端(G)和阱衬底端(B)两端共用。

所述晶体管的数目不受限制(≥2个)，且所述晶体管的栅沟道长度(L)和栅沟道宽度(W)不受限制，在进行NBTI测试时，在所述共用的栅端(G)和阱衬底端(B)施加的电应力，可在同一时间内对串行的所有晶体管进行应力加速测试，而每个晶体管的相互独立的源端(S)和漏端(D)又保证各个MOS器件相关参数的量测，如此，在同一时间内可进行多个MOS器件的并行测试，节省了大量的测试时间。

在本发明的另一实施方式中，所述多个晶体管在串行成组后，每个晶体管的源端(S)、栅端(G)及阱衬底端(B)三端共用，请参阅图2所示，所述每个晶体管的漏端D(第一个晶体管的漏端D1、第二个晶体管的漏端D2、第三个晶体管D3......)为独立结构，而每个晶体管则共用栅端(G)、阱衬底端(B)及源端(S)，所述共用的栅端(G)和阱衬底端(B)设于所述晶体管组的一端，而共用的源端(S)则设于第一个晶体管上，在进行NBTI测试时，在所述共用的栅端(G)和阱衬底端(B)施加的电应力，如此，亦可大大降低了测试时间，提升了测试效率和降低了测试成本。

本发明无需增加额外的测试硬件的改造升级，考虑到NBTI退化机制主要是与栅端(G)、阱衬底端(B)主要相关，对源端(S)、漏端(D)同时接地的要求在进行晶圆级快速的评估时可以忽略。相比传统NBTI测试结构中源端(S)、漏端(D)、栅端(G)、阱端(B)四个端子相互独立、互不共用的结构，本发明采用同时共用栅端(G)和阱衬底端(B)的测试结构，可在相同的时间内同时给若干组MOS器件进行应力加速，大大缩短了测试的时间，提升了测试效率，也降低了测试的成本。

以上所述，仅是本发明的最佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，利用上述揭示的方法内容对本发明技术方案做出许多可能的变动和修饰，均属于权利要求书保护的范围。

Claims (5)

1.一种晶圆级NBTI测试结构，其包括至少两个串行的晶体管，所述晶体管的设有源端、漏端、栅端及阱衬底端四个测试端子，其特征在于：所述串行后的每个晶体管共用相同的栅端和阱衬底端，在同一时间内对串行的所有晶体管进行应力加速测试。

2.如权利要求1所述的晶圆级NBTI测试结构，其特征在于：所述串行后的每个晶体管还共用同一个源端。

3.如权利要求1所述的晶圆级NBTI测试结构，其特征在于：所述每个晶体管的源端、漏端为独立设置的测试端子。

4.如权利要求3所述的晶圆级NBTI测试结构，其特征在于：所述每个晶体管具有相同的栅沟道长和相同的栅沟道宽。

5.如权利要求4所述的晶圆级NBTI测试结构，其特征在于：所述共用相同的栅端和阱衬底端位于串行后晶体管组的一端。