CN102474255A - 对静电放电的加强耐受性 - Google Patents

Abstract

本发明描述用于集成电路(950)的加强静电放电(“ESD”)保护。实施例大体上涉及用于防御ESD的电路(950)。所述电路(950)具有输入/输出节点(401)和驱动器(991、992、993、994)。所述驱动器具有第一晶体管(991、992)和第二晶体管(992、991)。所述第一晶体管(991、992)的第一源极/漏极节点耦合到所述输入/输出节点(401)。所述第一晶体管(991、992)的第二源极/漏极节点形成能够在电浮动时累积电荷的第一内部节点(465、466)。第一电流流动控制电路(901、902)耦合到放电节点(430、431)以及所述第一晶体管(991、992)的所述第二源极/漏极节点。所述第一电流流动控制电路(901、902)电性定向在偏压方向上，以允许所累积电荷从所述第一内部节点(465、466)经由所述第一电流流动控制电路(901、902)放电到所述放电节点(430、431)。

Description

对静电放电的加强耐受性

技术领域

本发明涉及集成电路装置(“IC”)。更明确地说，本发明涉及针对IC的加强静电放电(“ESD”)保护。

背景技术

众所周知，已将诸多结构并入到IC中以使IC装置对ESD事件的敏感性较小。然而，随着晶体管的大小减小，常规ESD保护电路不大可能提供足够的保护。ESD保护电路在一些情况下可能不利地影响电路性能。然而，一些IC装置以ESD保护等级为代价而具有加强的性能。

因此，在对IC装置性能具有很小或没有影响的情况下提供加强的ESD保护等级将为需要且有用的。

发明内容

一个或一个以上实施例大体上涉及用于集成电路的加强静电放电(“ESD”)保护。

一个实施例可涉及用于防御ESD的电路。所述电路可具有输入/输出节点和驱动器。所述驱动器可具有第一晶体管和第二晶体管。所述第一晶体管的第一源极/漏极节点可耦合到所述输入/输出节点。所述第一晶体管的第二源极/漏极节点可形成能够在电浮动时累积电荷的第一内部节点。第一电流流动控制电路可耦合到放电节点和所述第一晶体管的所述第二源极/漏极节点。所述第一电流流动控制电路可在偏压方向上电性定向以允许所累积电荷从所述第一内部节点经由所述第一电流流动控制电路放电到所述放电节点。

在此实施例中，可包含以下方面中的一者或一者以上。所述放电节点可为输入/输出节点；所述所累积电荷可为正电荷累积；以及所述偏压方向可为正向偏压方向。所述放电节点可为供应电压节点；所述所累积电荷可为正电荷累积；以及所述偏压方向可为正向偏压方向。所述放电节点可为接地电压节点；所述所累积电荷可为负电荷累积；以及所述偏压方向可为负偏压方向。所述放电节点可为输入/输出节点；所述所累积电荷可为负电荷累积；以及所述偏压方向可为负偏压方向。所述第二晶体管的第一源极/漏极节点可耦合到所述输入/输出节点；所述第二晶体管的第二源极/漏极节点形成在电浮动时能够累积正电荷的第二内部节点；第二电流流动控制电路可与所述第二晶体管的所述第一源极/漏极节点和所述第二源极/漏极节点并联耦合；以及所述第二电流流动控制电路可在正向偏压方向上电性定向，以用于允许正电荷累积从所述第二内部节点放电到所述输入/输出节点。所述第一电流流动控制电路可为第一二极管；且其中所述第二电流流动控制电路可为第二二极管。

另一实施例大体上涉及用防御ESD的另一电路。电路的输入/输出块可具有输入/输出节点和驱动器。所述驱动器可具有第一晶体管和第二晶体管。所述第一晶体管的第一源极/漏极节点可耦合到所述输入/输出节点。所述第一晶体管的第二源极/漏极节点可形成能够在电浮动时累积负电荷的第一内部节点。第一电流流动控制电路可耦合到所述第一晶体管的所述第一源极/漏极节点且耦合到接地节点。所述第一电流流动控制电路可在反向偏压方向上电性定向，以用于允许负电荷累积从所述第一内部节点放电到所述接地节点。

在此实施例中，可包含以下方面中的一者或一者以上。所述第二晶体管的第一源极/漏极节点可耦合到所述输入/输出节点；所述第二晶体管的第二源极/漏极节点可形成能够在电浮动时累积正电荷的第二内部节点；第二电流流动控制电路可耦合到所述第二晶体管的所述第一源极/漏极节点且耦合到供应电压节点；以及所述第二电流流动控制电路可在正向偏压方向上电性定向，以用于允许正电荷累积从所述第二内部节点放电到所述供应电压节点。所述第一电流流动控制电路可为第一二极管；且所述第二电流流动控制电路可为第二二极管。所述第一电流流动控制电路可为经耦合以如同二极管而操作的第三晶体管；且所述第二电流流动控制电路可为经耦合以如同二极管而操作的第四晶体管。所述驱动器可为低压差分信令驱动器。所述驱动器可为单端驱动器。所述输入/输出块可具有可编程逻辑装置。

另一实施例涉及用于针对电荷装置模型(“CDM”)ESD的保护的ESD电路。所述电路的输入/输出块可具有输入/输出节点、第一驱动器和第二驱动器。第一驱动器和第二驱动器中的每一者可具有第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管。第一驱动器和第二驱动器中的每一者可如本文中所描述而配置：第一PMOS晶体管和第二PMOS晶体管可在其间的第一内部节点处以源极到漏极串联连接。第一NMOS晶体管和第二NMOS晶体管可在其间的第二内部节点处以漏极到源极串联连接。第一PMOS晶体管和第一NMOS晶体管可在输入/输出节点处以漏极到漏极串联连接。第一内部节点和第二内部节点中的每一者可能够在电浮动时累积电荷。所述输入/输出节点可连接到集成电路装置的输入/输出垫。第二PMOS晶体管的源极节点可耦合到供应电压线。第二NMOS晶体管的源极节点可耦合到接地电压线。第一电流流动控制电路可连接在输入/输出节点与第一内部节点之间或在第一内部节点与接地电压线之间。第一电流流动控制电路可在反向偏压方向上电性定向，以允许负电荷累积从第一内部节点放电到接地电压线。第二电流流动控制电路可连接在输入/输出节点与第二内部节点之间或在第二内部节点与供应电压线之间。第二电流流动控制电路可在正向偏压方向上电性定向，以允许正电荷累积从第二内部节点放电到供应电压线。

在此实施例中，可包含以下方面中的一者或一者以上。第一驱动器和第二驱动器中的每一者的第一电流流动控制电路可为第一二极管；且第一驱动器和第二驱动器中的每一者的第二电流流动控制电路可为第二二极管。第一驱动器和第二驱动器中的每一者的第一电流流动控制电路可为经耦合以如同二极管而操作的第一晶体管；且第一驱动器和第二驱动器中的每一者的第二电流流动控制电路可为经耦合以如同二极管而操作的第二晶体管。第一二极管可耦合到供应电压线且连接到输入/输出节点，以允许电流从输入/输出节点流动到供应电压线，且用于阻挡电流从供应电压线流动到输入/输出节点；且第二二极管可耦合到接地电压线且连接到输入/输出节点，以允许电流从接地电压线流动到输入/输出节点，且用于阻挡电流从供应电压线流动到输入/输出节点，其中所述第一二极管和第二二极管可为人类模型ESD。第一驱动器可为低压差分信令(“LVDS”)驱动器；且第二驱动器可为单端驱动器。所述输入/输出块可具有可编程逻辑装置。

附图说明

附图展示根据本发明的一个或一个以上方面的示范性实施例；然而，不应将附图视为将本发明限制于所展示的实施例，而是仅用于解释和理解。

图1是描绘柱形现场可编程门阵列(“FPGA”)架构的示范性实施例的简化框图，在所述柱形FPGA结构中，可实施本发明的一个或一个以上方面；

图2A是描绘电荷装置模型(Charge Device Model，“CDM”)测试系统的示范性实施例的框图；

图2B是具有被测装置(device under test，“DUT”)的图2A的框图；

图3A和图3B是描绘CDM电流的相应示范性实施例的框图；

图4A是描绘现有输入/输出块(“IOB”)的示范性实施例的电路图；

图4B是描述经配置用于高压容差的另一现有IOB的示范性实施例的电路图；

图5A是描绘经配置用于差分信令的另一现有IOB的示范性实施例的电路图；

图5B是描绘图2的CDM测试系统中的图5的IOB的一部分的示范性实施例的横截面图；

图6是图5B的添加了导电路径的横截面图；

图7是描绘具有加强CDM ESD保护的差分驱动器电路的示范性实施例的电路图；

图8是描绘用于NMOS的传输差分驱动器(transmit differential driver)的布局的示范性实施例的俯视图；

图9A是描绘具有加强CDM静电放电(“ESD”)保护的IOB的示范性实施例的电路图；

图9B是描绘具有加强CDM ESD保护的IOB的另一示范性实施例的电路图。

具体实施方式

在以下描述中，陈述众多具体细节以提供对本发明的具体实施例的更透彻描述。然而，所属领域的技术人员应显而易见，本发明可在没有以下给定的全部具体细节的情况下实践。在其它情况下，未详细描述众所周知的特征以便不模糊本发明。为了容易说明，在不同附图中使用相同数字标注以指代相同项目；然而，在替代实施例中，所述项目可为不同的。

可编程逻辑装置(“PLD”)是可经编程以执行指定逻辑功能的众所周知类型的集成电路。一种类型的PLD(现场可编程门阵列(“FPGA”))通常包含可编程瓦片(tile)的阵列。这些可编程瓦片可包含(例如)输入/输出块(“IOB”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环(“DLL”)等等。如本文所使用，“包含”意指包含但无限制。

每一可编程瓦片通常包含可编程互连件和可编程逻辑。可编程互连件通常包含通过可编程互连点(“PIP”)互连的不同长度的大量互连线。可编程逻辑使用可编程元件来实施用户设计的逻辑，所述可编程元件可包含(例如)功能产生器、寄存器、算术逻辑等等。

通常通过将可配置数据流加载到内部配置存储器单元来编程可编程互连件和可编程逻辑，所述可配置数据流界定如何配置可编程元件。可通过外部装置将可配置数据从存储器(例如，从外部PROM)读取或写入到FPGA中。个别存储器单元的集体状态接着确定FPGA的功能。

另一类型的PLD是复杂可编程逻辑装置或CPLD。CPLD包含连接在一起且通过互连开关矩阵连接到输入/输出(“I/O”)资源的两个或两个以上“功能块”。CPLD的每一功能块包含类似于在可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)装置中使用的结构的二级AND/OR结构。在CPLD中，配置数据通常以芯片上方式存储在非易失性存储器中。在一些CPLD中，配置数据以芯片上方式存储在非易失性存储器中，接着下载到易失性存储器，作为初始配置(编程)序列的一部分。

对于所有这些可编程逻辑装置(“PLD”)，通过提供到装置用于控制目的的数据位来控制所述装置的功能性。所述数据位可存储在易失性存储器中(例如，静态存储器单元，如同在FPGA和一些CPLD中)、存储在非易失性存储器中(例如，FLASH存储器，如同在一些CPLD中)、或存储在任何其它类型的存储器单元中。

可通过应用处理层(例如金属层)来编程其它PLD，所述处理层以可编程方式使装置上的各种元件互连。这些PLD被称为掩模可编程装置。所述PLD也可用其它方式实施，例如使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑装置”包含(但不限于)这些示范性装置，以及包含仅可部分编程的装置。举例来说，一种类型的PLD包含硬编码晶体管逻辑与可编程交换织物(programmable switch fabric)的组合，所述可编程交换织物以可编程方式使所述硬编码晶体管逻辑互连。

高级FPGA可在阵列中包含若干不同类型的可编程逻辑块。举例来说，图1说明包含大量不同可编程瓦片的FPGA架构100，其包含多千兆位收发器(multi-gigabit transceiver，“MGT”)101、可配置逻辑块(“CLB”)102、随机存取存储块(“BRAM”)103、输入/输出块(“IOB”)104、配置与计时逻辑(“CONFIG/CLOCKS”)105、数字信号处理块(“DSP”)106、专用输入/输出块(“I/O”)107(例如，配置端口和时钟端口)以及其它可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监控逻辑等等。一些FPGA还包含专用处理器块(“PROC”)110。

在一些FPGA中，每一可编程瓦片包含可编程互连元件(“INT”)111，其在每一邻近瓦片中具有去往和来自对应互连元件的标准化连接。因此，所述可编程互连元件针对所说明的FPGA共同实施可编程互连结构。可编程互连元件111在同一瓦片内还包含去往和来自可编程逻辑元件的连接，如通过图1顶部所包含的实例所展示。

举例来说，CLB 102可包含可配置逻辑元件(“CLE”)112(其可经编程以实施用户逻辑)加上单个可编程互连元件(“INT”)111。BRAM 103除了一个或一个以上可编程互连元件之外还可包含BRAM逻辑元件(“BRL”)113。通常，包含在瓦片中的互连元件的数目取决于所述瓦片的高度。在所描绘实施例中，BRAM瓦片具有与五个CLB相同的高度，但也可使用其它数目(例如，四个)。DSP瓦片106除了适当数目的可编程互连元件之外还可包含DSP逻辑元件(“DSPL”)114。IOB 104除了可编程互连元件111的一个实例之外还可包含(例如)输入/输出逻辑元件(“IOL”)115的两个实例。如所属领域的技术人员将了解，通常未将连接到(例如)I/O逻辑元件115的实际I/O垫限定到输入/输出逻辑元件115的区域。

在所描绘实施例中，在裸片(展示在图1中)中心附近的水平区域用于配置、时钟和其它控制逻辑。从此柱延伸的垂直柱109用于跨越FPGA的宽度而分布时钟和配置信号。

利用图1中所说明架构的一些FPGA包含额外逻辑块，所述逻辑块中断构成FPGA的主要部分的常规柱形结构。额外逻辑块可为可编程块和/或专用逻辑。举例来说，处理器块110跨越CLB和BRAM的若干个柱。

请注意，图1仅意在说明示范性FPGA架构。举例来说，水平柱中逻辑块的数目、所述柱的相对宽度、所述柱的数目和次序、包含在所述柱中的逻辑块的类型、逻辑块的相对大小以及包含在图1顶部的互连/逻辑实施方案仅为示范性的。举例来说，在实际FPGA中，通常在出现CLB之处包含CLB的一个以上邻近柱，以促进用户逻辑的高效实施，但邻近CLB柱的数目随着FPGA的整体大小而变化。

图2A是描绘电荷装置模型(“CDM”)测试系统200的示范性实施例的框图。CDM测试系统200包含探针板201和电荷板202。电荷板202可耦合到与电压源204串联的电阻器203。电压源204可在近似200伏到300伏的范围内，且电阻器203可为近似一兆欧姆；然而，可针对电阻器203和电压源204使用其它值。由于CDM测试系统200是众所周知的，所以不必详细描述。可将CDM测试系统200中的电荷板202充电到正电位或负电位。出于清晰性目的且通过实例而非限制，在本文中将电荷板202描述为充电到正电位。同样，出于清晰性目的且通过实例而非限制，将探针板201描述为耦合到接地205。与电荷板202相关联的环219耦合到接地205。探针板201包含可称为“弹簧”探针引脚的探针引脚206。因此，探针板201在靠近电荷板202附近的存在(其中电荷板202处于正电位，且探针板201耦合到接地205)产生大体由箭头所指示的静电场(“E场”)210。探针板201或者被称为“弹簧引脚板”。

图2B是具有被测装置(“DUT”)250的图2A的框图。DUT 250可为IC芯片。此类IC芯片250可为连接到球栅阵列(“BGA”)或球252的半导体裸片251。尽管出于清晰性通过实例来展示封装球，但应理解，可使用任何导电接口，不管是引脚、球还是其它导电接口。另外，电介质接口或插入物(interposer)253可置于IC裸片251的底部表面与电荷板202的顶部表面之间以形成电容性耦合场255。

应理解，DUT 250为中性的，即DUT 250在被置于CDM测试系统200中时电荷是分离的。因此，电荷板202在被充电到正电位时将电荷引入到DUT250中。因此电子(即，负电荷)被汲取用于与电荷板202的正电荷结合，如大体所指示。此外，因为DUT 250为中性的，所以E场210存在于带正电的球252与弹簧引脚板201之间。因此，应了解，从电荷板202引入到球252上的正电荷通过接地弹簧引脚板201来促进。此外，应理解，球252的至少一些部分连接到DUT 250的IC裸片251的IOB或更明确地说IOB垫(图2B中未展示)。

图3A和3B是描绘CDM电流的相应示范性实施例的框图。参看图3A，CDM测试系统200具有与球301接触的弹簧引脚206。因为弹簧引脚206连接到接地205，所以电子“e^-”朝DUT 250的底部传播，以补偿电荷板202中的额外正电荷。箭头302大体指示电子移动的方向，且箭头303大体指示(出于清晰性的目的称为)空穴的移动。

因此，应理解，电荷在电荷板202中重新分布，使得正电位相对于DUT 250的负电位而建立，如由电介质插入物253所分离。电荷在电荷板202中的重新分布是由于接地从E场电位210到直接接触的重新定位，即弹簧引脚206与球301的接触。即使说明性地描述弹簧引脚206与球301的直接接触，但应理解，由于弹簧引脚206与球301之间的空间足够小，所以此类电荷重新分布由于弹簧引脚206与球252之间的E场强度和电弧而发生。此外，应了解，跨越电介质253的电位(即电荷的分离，其中负电荷沿着DUT 250的底部区累积，且正电荷沿着电荷板202的顶部区累积)形成跨越电介质插入物253的电容。

参看图3B，箭头310大体指示电子的移动。更明确地说，电子朝经封装的球311传播以补偿电荷板202中的额外正电荷累积。因此，应了解，CDM电流(如大体通过电子传播方向所指示)在IC裸片电路及其衬底中传播。

为了更透彻理解如下文补充细节中所描述的加强CDM保护，提供对现有IOB电路的更详细描述。沿着那些线，图4A是描绘现有IOB 400的示范性实施例的电路图。在现有IOB 400中，I/O垫401耦合到I/O节点402。人类模型(“HBM”)二极管403和HBM二极管404连接到I/O节点402。二极管403的输入端连接到I/O节点402，且二极管403的输出端连接到供应电压线430。出于清晰性目的，二极管的输入端和输出端指代实质上非电流限制方向。

二极管404的输入端连接到接地电压线431，且二极管404的输出端连接到I/O节点402。一般来说，HBM二极管具有较大的面积或周长以用于保护其不受HBM ESD事件影响，以及用于保护其不受CDM放电和机器模型(“MM”)ESD事件影响。因此，二极管403和404用于保护IOB的一个或一个以上驱动器不受HBM、CDM和MM ESD事件影响。举例来说，单端驱动器电路405和低压差分信令(“LVDS”)驱动器电路410中的任一者或两者可存在于IOB 400中。出于清晰性目的且作为实例而非限制，将假定驱动器405和410两者是IOB 400的一部分。

单端驱动器电路405包含PMOS上拉晶体管406和NMOS下拉晶体管407。晶体管406和407在输入节点402处以漏极到漏极串联而连接。PMOS晶体管406的源极连接到供应电压线430，且晶体管407的源极连接到接地电压线431。

LVDS驱动器电路410包含晶体管411到414。PMOS晶体管411和412在内部节点415处以漏极到源极串联而耦合。PMOS晶体管411的源极连接到供应电压线430，且PMOS晶体管412的漏极连接到I/O节点402。NMOS晶体管413的漏极也连接到I/O节点402。NMOS晶体管413和414在内部节点416处以源极到漏极串联耦合。NMOS晶体管414的源极连接到接地电压线431。LVDS驱动器电路410(如同单端驱动器电路405)受保护或在HBM二极管403和404之后。对于针对CDM ESD事件的额外保护，CDM电阻器420以及CDM二极管421和422可在IOB 400内的驱动器之后。

电阻器420的一端连接到I/O节点402，且电阻器420的另一端连接到例如输入驱动器425的输入节点424。CDM二极管422的输出端连接到输入节点424，且CDM二极管422的输入端连接到接地电压线431。CDM二极管421的输入端连接到输入节点424，且CDM二极管421的输出端连接到供应电压线430。CDM电阻器420以及CDM二极管421和422一般用于保护输入门425不受CDM ESD事件影响。

从输入/输出垫401到输入门425的输入节点424串联放置电阻器420有助于CDM保护。然而，电阻器420不利地影响IOB 400的性能。因此，电阻器420可能不是高性能IOB(即以1GHz或1GHz以上的频率操作的IOB)中的选项。此外，对于以65nm或65nm以下的平版印刷形成的晶体管，例如对于LVDS驱动器410或单端驱动器405，IOB 400可能不具有足够的CDM保护，这可能导致在IC芯片的封装和处置期间的产量损失。

虽然并不希望受理论约束，但应理解，在传输模式下，使用65nm或65nm以下的平版印刷形成的LVDS驱动器电路410可能由于在内部节点415和416的任一端或两端处的电荷累积而经历CDM ESD故障。应了解，内部节点415和416在IOB 400的非操作模式下可能是电浮动的。此外，应了解，内部节点415和416相对接近以直接连接到I/O节点402或I/O垫401。仅PMOS晶体管412的半导体沟道分离内部节点415使其不具有与I/O节点402的直接电连续性，且仅NMOS晶体管413的半导体沟道防止内部节点416与I/O节点402具有直接电连续性。对于使用深亚微米平版印刷形成的LVDS驱动器电路410，其中沟道的长度近似为0.04微米或更小，CDM电压(例如，来自CDM测试系统200的电压供应204的电压或其它CDM电压)可能导致电荷跨越晶体管412和413中的任一者或两者的漏极-源极隔离而传播，从而分别在内部节点415和416处累积。此类累积的电荷可导致CDM ESD敏感性和潜在的产量损失。

如下文中补充细节所描述，提供用于内部节点415和416处的所累积电荷的CDM放电路径以加强针对CDM ESD事件的保护。

参看图4B，展示描绘现有IOB 450的示范性实施例的电路图。现有IOB450经配置以用于高压容差。更确切地说，在I/O节点402与接地电压线431之间是NMOS晶体管451和452，所述NMOS晶体管451和452在内部节点467以源极到漏极串联耦合。NMOS晶体管451的漏极耦合到I/O节点402，且NMOS晶体管452的源极耦合到接地电压线431。输入驱动器425的输入节点424是与节点467相同的节点。

图4B的IOB 450与图4A的IOB 400之间的差异在于：IOB 450的单端驱动器电路455经配置为比图4A的驱动器电路405更接近LVDS驱动器电路410，即具有一对串联的PMOS晶体管和一对串联的NMOS晶体管。沿着那些线，单端驱动器电路455包含分别对应于内部节点415和416的内部节点465和466。因此，内部节点465、466和467是从其它p-n结断开的所有源极/漏极，即可经历电浮动的内部节点。因此，级联LVDS驱动器电路410的内部节点415和416是从其它p-n结断开的源极/漏极，如同单端驱动器电路455的内部节点465和466。

在CDM测试期间，正电荷可被俘获或以其它方式累积在此类NMOS断开结处，且负电荷可被俘获或以其它方式累积在PMOS断开结处。换句话说，正电荷可被俘获在内部节点416、466和467处，或其某一子集处，且负电荷可被俘获在内部节点415和416中的任一者或两者处。

图5A是描绘现有IOB 500的另一示范性实施例的电路图。IOB 500经配置以用于差分信令，即具有差分驱动器电路510、I/O垫401和I/O垫501。差分驱动器电路510由电阻器511和512、PMOS晶体管521和522以及NMOS晶体管515到517形成。I/O垫501耦合到对应于I/O节点402的I/O节点502。类似地，HBM二极管503和504与I/O垫501相关联，所述HBM二极管503和504分别对应于与IOB 500的I/O垫401相关联的HBM二极管403和404。

I/O节点402耦合到电阻器511的一端，且电阻器511的另一端耦合到PMOS晶体管521的漏极。PMOS晶体管521的源极耦合到供应电压线430。类似地，电阻器512的一端连接到I/O节点502，且电阻器512的另一端连接到PMOS晶体管522的漏极。PMOS晶体管522的源极连接到供应电压线430。NMOS晶体管515到517提供差分驱动器电路510的电流源。

NMOS晶体管515的漏极连接到I/O节点402，且NMOS晶体管515的源极在内部节点530处连接到晶体管516的漏极。NMOS晶体管517的漏极连接到I/O节点502，且NMOS晶体管517的源极在内部节点530处连接到晶体管516的漏极。NMOS晶体管516的源极连接到接地电压线431。因此，应了解，NMOS晶体管516的沟道提供从接地电压线431到电流源晶体管515和517的虚拟接地路径。

当I/O垫401耦合到接地时，不管是直接接触还是具有足够的E场强度，电子可被提供到晶体管515的漏极，为了清晰性目的将其大体上用D指示。如大体在箭头531处指示的提供到漏极D的电子致使正电荷累积在源极节点530，如大体上用厚黑线和S所指示。此外，通过使I/O垫或引脚401接地来这样提供电子可促进与接地电压线431相关联的正电荷的累积。

跨越沟道的差分或电位，例如跨越晶体管515或晶体管517中的任一者或两者的沟道的差分或电位可能因CDM ESD而导致ESD引起的沟道损坏，例如大体上由与晶体管515相关联的螺栓520所指示。

图5B是描绘CDM测试系统200中的IOB 500的一部分的示范性实施例的横截面图。参看图2和图5A，进一步描述图5B的IOB 500的一部分。电流源550与电阻器203和电压源204相关联，且如先前描述，可用于等于或超过近似200伏的电压。因此，提供到电荷板202的电流导致正电位551。CDM测试系统200中具有IOB 500的DUT 250由于电荷被重新分布而保持中性：正电位553形成在球552的一侧(其在所描绘实施例中是上部侧)和经隔离扩散区561的上部部分上，而电子累积在衬底570的面对CDM台202的下部部分中。当球或其它触点552(例如连接到IC的I/O垫401)经由弹簧引脚206接地时，如大体由箭头554指示的电子或电流流动到漏极扩散区560。即使例如n+和p+的掺杂指示被大体指示用于衬底570内的区，仍应注意可根据本发明的范围使用其它配置。为了与图5A对应，在图5B中，使用D来指示晶体管515的漏极区，同样地指示晶体管515的如指示为S的源极区。

对于晶体管515的大约0.4微米或以下的沟道长度L，如大体由螺栓520指示的由于一个或一个以上CDM ESD事件引起的沟道损坏的电位可能具有小到150伏的电压。因此，为了通过CDM测试，MOS晶体管沟道(例如晶体管515)应能够通过施加到电荷板202的指定电压。

对于NMOS晶体管515，在CDM ESD放电期间，经由连接到I/O垫401的球552经由弹簧引脚206递送到节点402的接地电位跨越NMOS晶体管的沟道产生高压降。这是由于在断开的源极/漏极扩散区561与连接到I/O节点402的扩散区或节点560之间的相对较高的电位。更确切地说，正电荷累积在扩散区561中，即NMOS晶体管515的源极区中。此类电荷累积是由于反向偏压p-n结的电位阱，其导致正电荷俘获在扩散区561中。

如下文在附加细节中所描述，将放电路径提供到储存来自NMOS内部节点(即，能够针对NMOS装置电浮动的节点)的正电荷的泄露处(leak)。类似地，负电荷可聚集在PMOS装置的扩散区中，其中此类扩散区能够为电浮动的，即不存在放电路径，且因此类似地将放电路径提供到储存来自PMOS内部节点的负电荷的泄露处。

图6是图5B的添加了导电路径600的横截面图。更确切地说，导电路径600从接地电压线431到p型扩散区601。p型扩散区601是例如HBM二极管403等HBM二极管的p型区。在此配置中，接地电压线431上的正电荷经由路径600用电子补偿。在此配置中，其中I/O垫401和501是传输垫，由于晶体管515的沟道的电子注入或穿通而引起的“骤回(snap-back)”可能导致如大体由螺栓520指示的故障。此外，穿通可能经由晶体管515的栅极氧化物而发生。此类MOS损坏可能是由于来自连接到接地I/O垫401和源极扩散区561的I/O节点402的电压降引起的，所述源极扩散区561相对于其它p-n结电性断开或以其它方式浮动。此类电子注入或穿通大体上由箭头620指示。

应理解，尽管未展示为在图6中显著不同，但晶体管515的沟道长度L与晶体管516的沟道长度L2相比可相差某一数量级或以上。举例来说，对于晶体管515的大约近似0.04微米的沟道长度L且对于晶体管516的大约0.12微米的沟道长度L2，晶体管516显著较不能经受CDM ESD引起的故障。

图7是描绘具有加强CDM ESD保护的差分驱动器电路700的示范性实施例的电路图。差分驱动器电路700是图5的添加有二极管701、702、721、722、731和732的差分驱动器电路500。一般来说，二极管701的输入端在二极管701的输入端处耦合到源极节点530。二极管701的输出端连接到I/O节点402。因此，对于作为传输驱动器的I/O垫401，二极管701对NMOS晶体管515的沟道分流。因此，如果正电荷聚集或以其它方式累积在晶体管区515的源极扩散区中，那么二极管701将此正累积电荷放电到I/O节点402，即经由I/O垫401到接地的导电路径。在此配置中，传导正电荷的二极管701处于正向偏压配置中。

同样地，二极管702经连接以对NMOS晶体管517的沟道区分流。由于如已经参考二极管701和NMOS晶体管515而描述的相同描述或类似描述适用于具有二极管702的NMOS晶体管517的沟道的分流，所以不再重复此描述。通过分别使用正向偏压二极管701和702对NMOS晶体管515和517进行分流，针对CDM ESD事件的保护得以加强。

换句话说，通过提供经由二极管701和702到储存来自与晶体管515和517相关联的源极扩散区的正电荷的泄露处的放电路径，所储存正电荷的泄露使得晶体管515和517的源极节点在此放电期间是中性的。这去除了先前所描述的有害的电压降，且因此在晶体管515和517的断开源极节点处加强了所述晶体管515和517的CDM ESD保护，这同样适用于PMOS晶体管的电性断开的漏极节点和所累积负电荷的泄露。

任选地，一个或一个以上二极管(例如二极管721和722)可串联耦合以在相反极性方向上对晶体管515进行电性分流。换句话说，I/O节点402可耦合到二极管721的p型区；二极管721的n型区可连接到二极管722的p型区；且二极管722的n型区可连接到源极节点530。节点402处的负电荷因此可在反向偏压方向上流经二极管721和722，用于进一步使晶体管515的沟道电性中和。类似地，晶体管731和732中的一者或一者以上可串联耦合以在从I/O节点502到源极节点530的反向偏压方向上对晶体管517的沟道区进行分流。此外，尽管此描述是针对对NMOS进行分流，但此描述也适用于PMOS的分流。

图8是描绘如用布局800布置的例如二极管701和702等二极管的示范性实施例的俯视图。布局800是针对传输差分驱动器的NMOS部分。然而，根据以下描述，将理解，传输差分驱动器的PMOS部分可类似地布置。

栅极808形成作用中区域807中的晶体管。传输I/O垫801具有总线810，所述总线810具有到作用中区域807所关联的漏极区(如由D所指示)的触点。接地垫802与接地总线809相关联，其具有到作用中区域807的源极区的触点。

顶部作用中区域807具有到漏极区的触点，且底部作用中区域807具有到源极区的触点，使得顶部作用中区域807的漏极区耦合到传输垫801，且底部作用中区域807的源极区连接到接地垫802。在作用中区807之间定位有n阱803。分路804-1到804-N从晶体管515和517的源极区(作为上部作用中区域807)延伸到形成在n阱803中的二极管806-1到806-N。出于清晰性的目的且作为实例而非限制，将假定N等于6；然而，应理解，可将其它正整数值用于N。因此，存在八个作用中区域或区807，例如可界定在半导体衬底中。

导电分路805-1到805-6分别连接到二极管806-1到806-6，且分别连接到晶体管516的漏极区(作为下部作用中区域807)。因此，应理解，装置源极区和漏极区经由二极管806与导电分路804和805短接，其中每个经隔离差分对共用节点仅实施一个二极管。因此，应理解，为了实现加强的CDM ESD保护，IOB可用二极管来布置。

图9A是描绘具有加强CDM ESD保护的IOB 900的示范性实施例的电路图。除了以下差异，IOB 900与图4B的IOB 450相同。从I/O节点402到内部节点465，其间插入二极管901。从内部节点466到I/O节点402，其间插入二极管902。从内部节点416到I/O节点402，其间插入二极管904。从I/O节点402到内部节点415，其间插入二极管903。从内部节点467到I/O节点402，其间插入二极管905。二极管902、904和905经耦合以用于分别累积在内部节点466、416和467处的正电荷的放电。二极管902、904和905在正向偏压方向上经耦合以用于此放电。节点465和415(其可俘获负电荷)分别在反向偏压方向上耦合到二极管901和903以用于此负电荷的放电。

PMOS晶体管993和991串联耦合，如先前参考PMOS晶体管411和412所描述。类似地，晶体管992和994串联耦合，如先前参考NMOS晶体管413和414所描述。应理解，晶体管991到994形成单端驱动器电路。为了保护晶体管991和992不受一个或一个以上CDM ESD事件影响，分别形成二极管901和902。类似地，为了保护晶体管992、413和451不受一个或一个以上CDM ESD事件影响，分别形成二极管902、904和905。

图9B是描绘具有加强CDM ESD保护的IOB 950的另一示范性实施例的电路图。除了以下差异，图9B的IOB 950与图9A的IOB 900相同。二极管901并非连接到I/O节点402，而是连接到接地电压线431。类似地，二极管903并非连接到I/O节点402，而是连接到接地电压线431。应理解，可累积在节点465和415中的任一者或两者处的负电荷(其可分别在反向偏压方向上经由二极管901和902放电到接地电压线431)的放电路径在假定I/O垫401和电压接地线431两者均电性耦合到接地的情况下与在IOB 900中一样操作。

此外，在IOB 950中，二极管902并非连接到I/O节点402，而是连接到供应电压线430。类似地，二极管904并非耦合到I/O节点402，而是耦合到供应电压线430。二极管902和904在正向偏压方向上经耦合以用于将内部节点466和416处所累积的正电荷分别放电到供应电压线430。此放电路径假定供应电压线430耦合到供应电压。

IOB 900和950中的二极管905连接到I/O节点402。因此，根据图9A和图9B的描述，可使用分流二极管来实施连接到I/O节点402或连接到接地电压线431或供应电压线430的组合。

任选地，串联的一个或一个以上小二极管可经耦合以在所描述的相反极性方向上将内部节点分流到I/O节点402。更确切地说，任选地，二极管951和952可在内部节点465与I/O节点402之间串联耦合。如果任何正电荷将在内部节点465处累积，且I/O垫401接地，那么二极管951和952可用作电压箝位。应了解，二极管951和952在正向偏压方向上耦合，其中正电荷将从内部节点465行进到I/O节点402。可将二极管951和952制造的足够小，以便不会阻碍操作。

类似地，二极管953和954可在操作上串联耦合在I/O节点402与内部节点466之间。二极管953和954在反向偏压方向上耦合。因此，对于在I/O垫401接地的情况下累积在内部节点466处的正电荷，二极管953和954提供电压箝位。通过任选地为晶体管991和992提供电压箝位，如果由于累积在内部节点465处的正电荷而发生正向偏压状态或由于累积在节点466处的负电荷而发生反向偏压状态，那么有效地使那些晶体管为电中性。

尽管将二极管951和952展示为用于保护晶体管991不受一个或一个以上CDM ESD事件影响，且将二极管953和954说明性地展示为用于保护晶体管992不受一个或一个以上CDM ESD事件影响，但应理解，可根据先前描述以类似方式使用此些二极管对的其它集合来保护晶体管412、413和451。此外，根据先前描述，此些二极管951到954可任选地包含在IOB 900中。

应理解，插入与如上所述的内部节点相关联的二极管提供放电路径。然而，不必形成二极管。相反地，可使用不会不利影响IOB的操作的任何电路来如本文所描述为内部节点创建放电路径。尽管已描述了与IOB相关联的加强CDM ESD，即用于直接连接到I/O节点(例如I/O节点402)的晶体管的保护，但应理解，在其它应用中，此些分流装置可经连接以保护未直接连接到I/O节点402的MOS晶体管的内部节点。

因此，应了解，已描述了源极或漏极与其它p-n结断开的MOS晶体管的加强CDM ESD保护。已至少部分通过经由小二极管或任何其它能够控制电流流动方向的无源装置或有源装置添加放电路径到这些节点来描述此保护。

虽然以上内容描述根据本发明的一个或一个以上方面的示范性实施例，但可在不偏离本发明范围的情况下设计根据本发明的一个或一个以上方面的其它实施例，所述范围由所附权利要求书及其等效物确定。列出步骤的所附权利要求书并未暗示所述步骤的任何顺序。商标归其各自所有者所有。

Claims (14)

1.一种用于防御静电放电的电路，其包括：

输入/输出节点和驱动器；

所述驱动器具有第一晶体管和第二晶体管；

所述第一晶体管的第一源极/漏极节点，其耦合到所述输入/输出节点；

所述第一晶体管的第二源极/漏极节点，其形成能够在电浮动时累积电荷的第一内部节点；

第一电流流动控制电路，其耦合到放电节点以及所述第一晶体管的所述第二源极/漏极节点；且

所述第一电流流动控制电路电性定向在偏压方向上，以用于允许所累积电荷从所述第一内部节点经由所述第一电流流动控制电路放电到所述放电节点。

2.根据权利要求1所述的电路，其中：

所述放电节点是所述输入/输出节点；

所述所累积电荷是正电荷累积；以及

所述偏压方向是正向偏压方向。

3.根据权利要求1所述的电路，其中：

所述放电节点是供应电压节点；

所述所累积电荷是正电荷累积；以及

所述偏压方向是正向偏压方向。

4.根据权利要求1所述的电路，其中

所述放电节点是接地电压节点；

所述所累积电荷是负电荷累积；以及

所述偏压方向是负偏压方向。

5.根据权利要求1所述的电路，其中

所述放电节点是所述输入/输出节点；

所述所累积电荷是负电荷累积；以及

所述偏压方向是负偏压方向。

6.根据权利要求1到5中任一权利要求所述的电路，其进一步包括：

所述第二晶体管的第一源极/漏极节点，其耦合到所述输入/输出节点；

所述第二晶体管的第二源极/漏极节点，其形成在电浮动时能够累积正电荷的第二内部节点；

第二电流流动控制电路，其与所述第二晶体管的所述第一源极/漏极节点和所述第二源极/漏极节点并联耦合；且

所述第二电流流动控制电路电性定向在正向偏压方向上，以用于允许正电荷累积从所述第二内部节点放电到所述输入/输出节点。

7.根据权利要求6所述的电路，其中所述第一电流流动控制电路是第一二极管；且其中所述第二电流流动控制电路是第二二极管。

8.一种用于防御静电放电的电路，其包括：

输入/输出块，其具有输入/输出节点和驱动器；

所述驱动器具有第一晶体管和第二晶体管；

所述第一晶体管的第一源极/漏极节点，其耦合到所述输入/输出节点；

所述第一晶体管的第二源极/漏极节点，其形成能够在电浮动时累积负电荷的第一内部节点；

第一电流流动控制电路，其耦合到所述第一晶体管的所述第一源极/漏极节点且耦合到接地节点；且

所述第一电流流动控制电路电性定向在反向偏压方向上，以用于允许负电荷累积从所述第一内部节点放电到所述接地节点。

9.根据权利要求8所述的电路，其进一步包括：

所述第二晶体管的第一源极/漏极节点，其耦合到所述输入/输出节点；

所述第二晶体管的第二源极/漏极节点，其形成能够在电浮动时累积正电荷的第二内部节点；

第二电流流动控制电路，其耦合到所述第二晶体管的所述第一源极/漏极节点且耦合到供应电压节点；且

所述第二电流流动控制电路电性定向在正向偏压方向上，以用于允许正电荷累积从所述第二内部节点放电到所述供应电压节点。

10.根据权利要求9所述的电路，其中所述第一电流流动控制电路是第一二极管；且其中所述第二电流流动控制电路是第二二极管。

11.根据权利要求9所述的电路，其中所述第一电流流动控制电路是经耦合以如同二极管而操作的第三晶体管；且其中所述第二电流流动控制电路是经耦合以如同二极管而操作的第四晶体管。

12.根据权利要求8到11中任一权利要求所述的电路，其中所述驱动器是低压差分信令驱动器。

13.根据权利要求8到11中任一权利要求所述的电路，其中所述驱动器是单端驱动器。

14.根据权利要求8到13中任一项所述的电路，其中所述输入/输出块是在可编程逻辑装置内。

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