CN102402422A - 处理器组件及该组件内存共享的方法 - Google Patents
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Abstract
本发明提供了一种处理器组件，包括内存、协处理器组件和应用处理器组件，该内存包括协处理器组件访问区、应用处理器组件访问区和共享区；该协处理器组件包括协处理器，发送带有优先级访问信息的读/写访问请求；第一内存仲裁器，接收协处理器发送的访问请求；该应用处理器组件包括协处理器控制器，接收第一内存仲裁器发送的访问请求；应用处理器，发送带有优先级访问信息的读/写访问请求；第二内存仲裁器，接收协处理控制器或应用处理器发送的访问请求，并按优先级等级对访问请求进行排序；内存控制器，接收第二内存仲裁器发送的访问请求，并对内存的相应区域进行访问。本发明还提供一种处理器组件内存共享的方法。
Description
技术领域
本发明涉及处理器，特别是涉及嵌入式系统中的应用处理器与协处理器的结构及内存共享的方法。
背景技术
随着计算机微处理器及网络技术的发展，嵌入式系统的功能逐渐强大，应用范围也越来越广泛。在嵌入式系统中，较多附加的功能都是以处理器的外围电路的形式存在，因此需要大量的分立元器件，并需要各类的输入输出扩展，处理器也需要相应的增加接口等结构，结构较为复杂，不便于实现。
协处理器的出现解决了这一问题，然而，通常情况下，在嵌入式系统中，协处理器与应用处理器都设置有各自对应的内存控制器和内存，协处理器对应的内存控制器控制协处理器与内存之间的数据交换，应用处理器对应的内存控制控制应用处理器与内存之间的数据交换，而两个处理器之间的通信则是通过选择器来选择。因此，此种嵌入式系统中，需要在二者之间设置选择器。因为两个处理器所对应的内存是相互独立的，不便于两个处理器之间的互访。此外，因为协处理器通常所需要的内存较小，若单独为协处理器配置一个内存，其在使用时往往并不会占用该内存的全部容量，这样便会造成内存使用的浪费，不利于减少成本。
发明内容
本发明所要解决的技术问题是提供一种处理器组件及该组件中内存共享的方法，能够实现应用处理器与协处理之间的内存共享，降低成本。
为了解决上述问题，本发明公开了一种处理器组件，包括内存、协处理器组件和应用处理器组件，该内存包括协处理器组件访问区、应用处理器组件访问区和共享区；该协处理器组件包括协处理器，发送带有优先级访问信息的读/写访问请求；第一内存仲裁器，接收协处理器发送的带有优先级访问信息的读/写访问请求；该应用处理器组件包括协处理器控制器，接收第一内存仲裁器发送的带有优先级访问信息的读/写访问请求；应用处理器，发送带有优先级访问信息的读/写访问请求；第二内存仲裁器，接收协处理控制器或应用处理器发送的带有优先级访问信息的读/写访问请求，并按优先级等级对访问请求进行排序；内存控制器，接收第二内存仲裁器发送的访问请求，并控制访问请求对内存的相应区域进行访问。
进一步地，该协处理器组件还包括至少一个控制器，向第一内存仲裁器发送带有优先级访问信息的读/写访问请求。
进一步地，该应用处理器组件还包括至少一个控制器，向第二内存仲裁器发送带有优先级访问信息的读/写访问请求。
进一步地，该第一内存仲裁器中具有优先级控制模块，所述优先级控制模块内预先存储有优先级表及信号生成单元，优先级表根据接收到的读/写访问请求的请求时间及优先级等级等信息对其进行排序，信号生成单元将具有最高优先级等级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号。
进一步地，该第二内存仲裁器中具有优先级控制模块，所述优先级控制模块内存储有优先级表及信号生成单元，优先级表根据接收到的读/写访问请求的请求时间及优先级等级等信息对其进行排序，信号生成单元将具有最高优先级等级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号。
本发明还提供上述处理器组件的内存共享的方法，包括A.对内存进行分区，将内存分为供应用处理器访问的应用处理器组件访问区、供协处理器组件访问的协处理器访问区及二者均可访问的共享区；B.协处理器向第一内存仲裁器发送带有优先级访问信息的读/写访问请求，第一内存仲裁器根据优先级等级将接收到的读/写访问请求进行排序后发送给协处理器控制器，协处理器控制器再将接收到的读/写访问请求发送给第二内存仲裁器，应用处理器向第二内存仲裁器发送带有优先级访问信息的读/写访问请求；C.第二内存仲裁器将所接收到的读/写访问请求根据优先级等级依次传送给内存控制器；D.内存控制器对所接收到的读/写访问请求进行分析并控制访问请求对内存的相应区域进行访问。
进一步地，该B步骤中还包括至少一个控制器向第一内存仲裁器发送带有优先级访问信息的读/写访问请求，若第一内存仲裁器内没有其他器件发送的读/写访问请求，则第一内存仲裁器直接将该读/写访问请求发送给协处理器仲裁器，若第一内存仲裁器内还有其他器件发送的读/写访问请求，则第一内存仲裁器根据优先级等级对其中所有的读/写访问请求按照优先级等级进行排序，并发送给协处理器控制器，协处理控制器再将接收到的读/写访问请求发送给第二内存仲裁器。
进一步地，该B步骤中还包括至少一个控制器向第二内存仲裁器发送带有优先级访问信息的读/写访问请求，若第二内存仲裁器内没有其他器件发送的读/写访问请求，则第二内存仲裁器直接将该读/写访问请求发送给内存控制器；若第二内存仲裁器内还有其他器件发送的读/写访问请求，则第二内存仲裁器对其中所有的读/写访问请求按照优先级等级进行排序。
进一步地，该B步骤中还包括：第一内存仲裁器和第二内存仲裁器根据读/写访问请求的请求时间及优先级等级等信息，参照预先存储的优先级等级表对访问请求进行排序，确定具有最高优先级的读/写访问请求，并将具有最高优先级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号，处于等待状态。
进一步地，该D步骤中还包括：内存控制器对接收到的读/写访问请求的访问信息进行判断，若访问信息错误，则终止对内存的访问；若访问信息正确，则允许该访问请求对内存相应区域的访问。
与现有技术相比，本发明具有以下优点：
通过对内存进行分区，将内存分为供应用处理器组件访问的应用处理器访问区、供协处理器组件访问的协处理器访问区及二者均可访问的共享区。因为协处理器组件所占用的内存一般较小，因此只需要将原本用于应用处理器组件的内存的其中一小部分容量划分为协处理器访问区及共享区，便可以满足协处理器组件对内存的需求。同时，在应用处理器组件中设置协处理器控制器，使协处理器组件中的访问请求能通过协处理器控制器经由第二内存仲裁器及内存控制器对内存进行访问，因此，一个内存便可以同时满足协处理器组件及应用处理器组件的访问需求，无需为协处理器组件及应用处理器组件各设置一个独立内存，节省了内存的数量、降低了成本，并减少了因为设置多个内存而占用过多电路板上的空间。同时，第二内存仲裁器中的优先级表，可以保证协处理组件的访问请求具有较高的优先级等级，因此，协处理器组件的访问请求能够被及时处理，提高对应硬件的响应速度。此外，二者共用一个内存，当二者之间需要进行数据交互时，其中一方可以直接将该数据写入内存的共享区，而另一方直接从共享区读取该数据即可，无需通过中间环节来转接，二者的互访更加方便，提高了访问效率。
附图说明
图1是本发明实施例的处理器组件的结构示意图。
图2是本发明实施例的处理器组件内存共享方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
请参阅图1，一种处理器组件100，包括内存10、协处理组件30和应用处理器组件50。
内存10包括供协处理器组件30访问的协处理器组件访问区、供应用处理器组件50访问的应用处理器组件访问区和二者均可访问的共享区。
协处理器组件30包括第一内存仲裁器31、协处理器33及直接存取内存的控制器35。协处理器33及控制器35向第一内存仲裁器31发送带有优先级访问信息的读/写访问请求。第一内存仲裁器31具有优先级控制模块，其内存储有优先级表，第一内存仲裁器31可以根据接收到的来自协处理器33及控制器35的读/写访问请求的请求时间及优先级等级等信息，依照优先级表首先设定的等级对访问请求进行排序。第一内存仲裁器31还包括信号生成单元，优先级控制模块将经过排序后的访问请求的信息发送给信号生成单元，信号生成单元会将具有最高等级的访问请求生成访问信号，对于其他的访问请求则生成禁止访问信号，处于等待状态，等待下次排序。控制器35的数量可以为一个、两个或者多个，其数量根据处理实际连接的外部器件的数量确定。
应用处理器组件50包括协处理器控制器51、应用处理器53、第二内存仲裁器55、内存控制器57及直接存取内存的控制器59。协处理器控制器51用于接收第一内存仲裁器31发送的带有优先级访问信息的读/写访问请求并将访问请求传送给第二内存仲裁器55。应用处理器53及控制器59向第二内存仲裁器55发送带有优先级访问信息的读/写访问请求。第二内存仲裁器55具有优先级控制模块，其内存储有优先级表，第二内存仲裁器55可以根据接收到的来自协处理器控制器51、应用处理器53及控制器59的读/写访问请求的请求时间及优先级等级等信息，依照优先级表首先设定的等级对访问请求进行排序。第二内存仲裁器55还包括信号生成单元，优先级控制模块将经过排序后的访问请求的信息发送给信号生成单元，信号生成单元会将具有最高等级的访问请求生成访问信号，对于其他的访问请求则生成禁止访问信号，处于等待状态，等待下次排序。控制器59的数量可以为一个、两个或者多个，其数量根据处理实际连接的外部器件的数量确定。
请同时参阅图2，该处理器组件100的内存共享方法，包括以下步骤：
S101，对内存10进行分区，将内存10分为供应用处理器组件50访问的应用处理器访问区、供协处理器组件30访问的协处理器访问区及二者均可访问的共享区。
S102，控制器35或协处理器33向第一内存仲裁器31发送带有优先级访问信息的读/写访问请求。第一内存仲裁器31首先判断是否同时有多路读/写访问请求，若只有一路，则直接向协处理器控制器51发送该读/写访问请求；若同时有多路，则通过预先设定的优先级表对多路读/写访问请求进行排序，并通过信号生成单元将经过排序后具有最高优先级等级的访问请求生成访问信号后传送给协处理控制器51，其余的则生成禁止访问信号，等待前次访问信号输出后再进行排序。协处理器控制器51、应用处理器53或控制器59均是将读/写访问请求发送给第二内存仲裁器55。第二内存仲裁器55首先也会判断是否同时有多路读/写访问请求，若只有一路，则直接向内存控制器57发送该读/写访问请求；若同时有多路，则通过预先设定的优先级表对该多路读/写访问请求进行排序，并通过信号生成单元将经过排序后具有最高优先级等级的访问请求生成访问信号后传送给内存控制器，其余的则生成禁止访问信号，等待上次访问结束后再进行排序。
S103，第二内存仲裁器55将经过排序后的读/写访问请求根据优先权等级依次传送给内存控制器。
S104，内存控制器57对所接收到的读/写访问请求进行分析并控制访问请求对内存10中的相应区域进行访问。例如，来自协处理器33的访问请求，请求访问内存10中的应用处理器访问区，则内存控制器57可以判断此访问请求错误，拒绝此次访问。若来自协处理器33的访问请求，请求访问内存10中的协处理器访问区，则可以判断此次访问请求正确，允许此次访问。
因为通常情况下，协处理器组件30的读/写访问请求的优先级会高于应用处理器组件50的读/写访问请求，对于协处理器组件30的访问请求一般采取随到随访问的方式。因此本发明实施例中的处理器组件100及该处理器组件内存共享的方法中，在第二内存仲裁器55内设置的优先级表中，协处理器组件30的访问请求的优先级会高于应用处理器组件50的访问请求。当两者的访问请求同时到达第二内存仲裁器55时，协处理器组件30的访问请求可以优先进行访问。若协处理器组件30的访问请求到达第二内存仲裁器55时，前面已有应用处理器组件50的访问请求在等待时，此时第二内存仲裁器55会对所有的访问请求重新排序，使协处理器组件30的访问请求能够优先处理。第二内存仲裁器55内设置的优先级表可以保证此种过程的顺利进行，从而保证协处理器组件30的访问请求能够及时的被处理，系统能够正常工作。
另外，因为协处理器组件30所占用的内存一般都较小，通过对原本用于应用处理器组件的内存10进行分区，将内存10的其中一小部分容量划分为给协处理器访问区及共享区，便可以满足协处理器组件30对内存的需求。同时，在应用处理器组件50中设置协处理器控制器51，使协处理器组件30中的访问请求能通过协处理器控制器51经由应用处理器组件50的第二内存仲裁器55及内存控制器57对内存10进行访问，因此，一个内存便可以同时满足协处理器组件30及应用处理器组件50的访问需求，无需单独为协处理器组件30及应用处理器组件50各设置一个内存，节省了内存的数量、降低了成本，并减少了因为设置多个内存而占用过多电路板上的空间。同时，通过在第二内存仲裁器55中的优先级表中将协处理器组件30的访问请求的优先级等级设置为高于应用处理器组件50的访问请求的优先级等级，可以保证协处理组件30的访问请求能够被及时处理，提高对应硬件的响应速度，避免因为共有内存而造成的访问请求等待时间过长的问题。
进一步地，内存10中设置有协处理器组件30及应用处理器组件50可以同时访问的共享区，当二者之间需要进行数据交互时，其中一方可以直接将该数据写入内存10的共享区，而另一方直接从共享区读取该数据即可，而无需通过中间环节来转接，二者的互访更加方便，提高了访问效率。此种方式还可以节省用于转换数据的交换器等结构，使此处理器组件100的结构更加简单，且降低了成本。
以上对本发明所提供的一种处理器组件和该处理器组件内存共享的方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种处理器组件，包括内存、协处理器组件和应用处理器组件，其特征在于，
该内存包括：协处理器组件访问区、应用处理器组件访问区和共享区；
该协处理器组件包括：
协处理器，发送带有优先级访问信息的读/写访问请求；
第一内存仲裁器，接收协处理器发送的带有优先级访问信息的读/写访问请求；
该应用处理器组件包括：
协处理器控制器，接收第一内存仲裁器发送的带有优先级访问信息的读/写访问请求；
应用处理器，发送带有优先级访问信息的读/写访问请求；
第二内存仲裁器，接收协处理控制器或应用处理器发送的带有优先级访问信息的读/写访问请求，并按优先级等级对访问请求进行排序；
内存控制器，接收第二内存仲裁器发送的访问请求，并控制访问请求对内存的相应区域进行访问。
2.如权利要求1所述的处理器组件，其特征在于，所述协处理器组件还包括至少一个控制器，向第一内存仲裁器发送带有优先级访问信息的读/写访问请求。
3.如权利要求1所述的处理器组件，其特征在于，所述应用处理器组件还包括至少一个控制器，向第二内存仲裁器发送带有优先级访问信息的读/写访问请求。
4.如权利要求1所述的处理器组件，其特征在于，所述第一内存仲裁器中具有优先级控制模块，所述优先级控制模块内预先存储有优先级表及信号生成单元，优先级表根据接收到的读/写访问请求的请求时间及优先级等级等信息对其进行排序，信号生成单元将具有最高优先级等级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号。
5.如权利要求1所述的处理器组件，其特征在于，所述第二内存仲裁器中具有优先级控制模块，所述优先级控制模块内存储有优先级表及信号生成单元，优先级表根据接收到的读/写访问请求的请求时间及优先级等级等信息对其进行排序，信号生成单元将具有最高优先级等级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号。
6.一种处理器组件内存共享的方法，其特征在于，所述方法包括：
A.对内存进行分区，将内存分为供应用处理器访问的应用处理器组件访问区、供协处理器组件访问的协处理器访问区及二者均可访问的共享区；
B.协处理器向第一内存仲裁器发送带有优先级访问信息的读/写访问请求，第一内存仲裁器根据优先级等级将接收到的读/写访问请求进行排序后发送给协处理器控制器，协处理器控制器再将接收到的读/写访问请求发送给第二内存仲裁器，应用处理器向第二内存仲裁器发送带有优先级访问信息的读/写访问请求；
C.第二内存仲裁器将所接收到的读/写访问请求根据优先级等级依次传送给内存控制器；
D.内存控制器对所接收到的读/写访问请求进行分析并控制访问请求对内存的相应区域进行访问。
7.如权利要求6所述的方法，其特征在于，所述B步骤中还包括：至少一个控制器向第一内存仲裁器发送带有优先级访问信息的读/写访问请求，若第一内存仲裁器内没有其他器件发送的读/写访问请求，则第一内存仲裁器直接将该读/写访问请求发送给协处理器仲裁器，若第一内存仲裁器内还有其他器件发送的读/写访问请求，则第一内存仲裁器根据优先级等级对其中所有的读/写访问请求按照优先级等级进行排序，并发送给协处理器控制器，协处理控制器再将接收到的读/写访问请求发送给第二内存仲裁器。
8.如权利要求6所述的方法，其特征在于，所述B步骤中还包括：至少一个控制器向第二内存仲裁器发送带有优先级访问信息的读/写访问请求，若第二内存仲裁器内没有其他器件发送的读/写访问请求，则第二内存仲裁器直接将该读/写访问请求发送给内存控制器；若第二内存仲裁器内还有其他器件发送的读/写访问请求，则第二内存仲裁器对其中所有的读/写访问请求按照优先级等级进行排序。
9.如权利要求6所述的方法，其特征在于，所述B步骤中还包括：第一内存仲裁器和第二内存仲裁器根据读/写访问请求的请求时间及优先级等级等信息，参照预先存储的优先级等级表对访问请求进行排序，确定具有最高优先级的读/写访问请求，并将具有最高优先级的读/写访问请求生成访问信号，其他的读/写访问请求生成禁止访问信号，处于等待状态。
10.如权利要求6所述的方法，其特征在于，所述D步骤中还包括：内存控制器对接收到的读/写访问请求的访问信息进行判断，若访问信息错误，则终止对内存的访问；若访问信息正确，则允许该访问请求对内存相应区域的访问。
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