CN102270993B - 一种同时实现交织与解交织的Turbo译码器 - Google Patents

Abstract

本发明公开了一种同时实现交织与解交织的Turbo译码器，目的是既保持Turbo译码器可扩展性，又提高计算效率和译码速率。本发明由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、Turbo译码器控制模块、乒乓模块、硬判决模块构成。乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成。交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成。硬判决模块是一个加法器。本发明能提高计算效率和译码速率，减小硬件面积，且可扩展性好。

Description

一种同时实现交织与解交织的Turbo译码器

技术领域：本发明涉及一种能同时实现交织与解交织操作Turbo译码器结构，属于纠错码领域。

背景技术：Turbo码于1993年由Claude Berrou和Alain Glavieux提出。以其优越的译码性能，已经成功地应用到磁介质光介质数据存储、多媒体和有线、无线、光纤、星载通信等多个领域。

传统的Turbo译码器结构如图1所示。它由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、外信息存储模块、译码输出存储模块、顺序地址生成模块、交织地址生成模块、解交织地址生成模块、Turbo译码器控制模块组成。

Turbo译码器控制模块对软输入软输出译码单元的计算次数进行计数。Turbo译码过程是一个迭代的过程，软输入软输出译码单元计算2次才能完成一次迭代过程。例如假设译码需要迭代8次，那么软输出软输出译码单元需要进行16次计算。Turbo译码器控制模块向交织地址生成模块、顺序地址生成模块、系统信息存储模块、解交织地址生成模块和外信息存储模块输出计数值cnt，向软输入软输出译码单元输出迭代结束信号。

交织地址生成模块从Turbo译码器控制模块接受软输入软输出译码单元计数值cnt，当cnt为奇数时，向外信息存储模块和系统信息存储模块输出交织地址；解交织地址生成模块从Turbo译码器控制模块接受计数值cnt，当cnt为奇数时，向外信息存储模块和译码输出存储模块输出解交织地址；顺序地址生成模块从Turbo译码器控制模块接受计数值cnt，向校验信息存储模块输出顺序地址，而当cnt为偶数时，向系统信息存储模块输出顺序地址。

系统信息存储模块保存待译码的系统信息。它从交织地址生成模块接收交织地址、从顺序地址生成模块接收顺序地址、从Turbo译码器控制模块接收软输入软输出译码单元计算次数cnt。当cnt为偶数时，系统信息存储模块以顺序地址作为读地址，将该顺序地址对应的待译码的系统信息送到软输入软输出译码单元缓冲器；当cnt为奇数时，系统信息存储模块以交织地址作为读地址，将该交织地址对应的待译码的系统信息送到软输入软输出译码单元缓冲器。

校验信息存储模块保存待译码的校验信息。它以从顺序地址生成模块接收的顺序地址为读地址，将该顺序地址对应的待译码的校验信息送到软输入软输出译码单元缓冲器。

软输入软输出译码单元缓冲器接收三部分数据：系统信息存储模块输出的系统信息、校验信息存储模块输出的校验信息、外信息存储模块输出的先验信息。软输入软输出译码单元缓冲器将接收到的三部分数据进行打包，将打包后的待译码数据传递到软输入软输出译码单元。

软输入软输出译码单元从软输入软输出译码单元缓冲器接收打包后的待译码数据，从前向递推概率存储器接收前向递推概率，从Turbo译码器控制模块接收迭代结束信号。当迭代结束信号无效时，执行滑窗算法，即将接收到的待译码数据分成S个小段进行计算，S为正整数，S个小段称为S个“窗”，每个“窗”包含的待译码数据的个数称为窗长L，译码时对窗个数进行的计数值为sw，当对每个窗的数据计算到最后一个待译码数据时，sw就自增1，然后计算下一个窗的数据，即sw等于1、2、……、S。计算每段数据得到外信息和前向递推概率，外信息是待译码数据的“增益”，输出到外信息存储模块，前向递推概率送到前向递推概率存储器。当迭代结束信号有效时，软输入软输出译码单元计算硬判决（即译码得到的比特序列），将硬判决传递到译码输出存储模块。

前向递推概率存储器作为软输入软输出译码单元的中间结果的暂存区，保存前向递推概率。

译码输出存储模块从软输入软输出译码单元接收硬判决，从解交织地址生成模块接收解交织地址，以解交织地址作为读地址，将解交织地址对应的硬判决输出，输出完毕表示此次译码过程结束，也表示Turbo译码器的工作结束。

外信息存储模块从软输入软输出译码单元接收外信息，从交织地址生成模块接收交织地址、从解交织地址生成模块接收解交织地址，从Turbo译码器控制模块接收cnt，输出先验信息（位置顺序打乱后的外信息）到软输入软输出译码单元缓冲器。它由第一存储体和第二存储体组成，第一存储体和第二存储体完成交织与解交织操作。

假设一次交织操作的时间开销是τ_I，一次解交织操作的时间开销是τ_DI，一次外信息计算的时间开销是τ_E，一次Turbo译码需要的迭代次数是NIT。当cnt等于0时，即软输入软输出译码单元进行第一次计算，外信息存储模块输出先验信息到软输入软输出译码单元缓冲器，且本次输出的先验信息为全0，外信息存储模块接收到的外信息存储到第一存储体，时间开销为τ_E。当cnt为奇数时，以交织地址作为第一存储体的读地址，将该交织地址对应的外信息输出到第二存储体，此时向第二存储体输出的外信息成为先验信息，完成交织操作，时间开销为τ_I；然后将第二存储体中的先验信息输出到软输入软输出译码单元缓冲器，同时将从软输入软输出译码单元接收到的外信息存储到第一存储体，时间开销是τ_E。当cnt不等于0且为偶数时，以解交织地址作为第一存储体的读地址，将该解交织地址对应的外信息输出到第二存储体，输出的外信息成为先验信息，即完成解交织操作，时间开销是τ_DI，然后将第二存储体中的先验信息输出到软输入软输出译码单元缓冲器，同时将从软输入软输出译码单元接收到的外信息存储到第一存储体，时间开销是τ_E。那么，传统的Turbo译码的时间开销是τ_E+NIT×(τ_I+τ_E)+(NIT-1)×(τ_DI+τ_E)。其中NIT×τ_I和(NIT-1)×τ_DI用来进行交织与解交织操作，不进行外信息的计算，该部分时间开销是迭代过程转换的开销，即外信息的计算过程不连续。如果一帧数据较长时，这部分的开销很大，使得传统Turbo译码的计算效率很低，导致译码速率低。

传统Turbo译码器设计中的另一个问题就是交织、解交织地址生成模块只支持一种交织方案，可扩展性差。例如专门针对3GPP LTE通信协议规定的交织方案进行电路设计，那么交织与解交织地址生成模块就只能产生3GPPLTE协议里的交织地址和解交织地址。但是随着通信协议的发展，协议中规定的参数都在不断变化，固定交织方案的电路设计思想已经适应不了这种发展趋势。TI公司推出的TMS320C6416芯片里设计了一款Turbo译码协处理器，它采用一块存储器保存主处理器传递到协处理器中的交织地址，利用该块存储器来实现交织。这样设计最大的好处是该Turbo译码协处理器可以支持任意的交织方案，可以跟上通信协议发展的步伐。但TI公司没有公布该块交织存储器具体结构，也没有公布针对上面指出的译码计算效率低下方面的解决措施。

发明内容：本发明要解决的技术问题是在保持Turbo译码器可扩展性（即能支持任意的交织方案）的同时，提高计算效率和译码速率。

本发明提出的Turbo译码器由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、Turbo译码器控制模块、乒乓模块、硬判决模块构成。

Turbo译码器控制模块、系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器的结构与传统的Turbo译码器结构中的相同。

Turbo译码器控制模块与系统信息存储模块、乒乓模块和硬判决模块相连。它将软输入软输出译码单元计数值cnt输出到系统信息存储模块和乒乓模块，将迭代结束信号输出到系统信息存储模块、硬判决模块和乒乓模块，将窗计数值sw输出到乒乓模块。

系统信息存储模块与乒乓模块、Turbo译码器控制模块、软输入软输出译码单元缓冲器和硬判决模块相连。它从乒乓模块接收顺序地址和交织地址，从Turbo译码器控制模块接收软输入软输出译码单元计算计数值cnt和迭代结束信号。当cnt为偶数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到软输入软输出译码单元缓冲器；当cnt为奇数且迭代结束信息无效时，以交织地址作为读地址，将该交织地址对应的系统信息输出到软输入软输出译码单元缓冲器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到硬判决模块。

校验信息存储模块与乒乓模块和软输入软输出译码单元缓冲器相连。它以从乒乓模块接收的顺序地址作为读地址，将该顺序地址对应的校验信息输出到软输入软输出译码单元缓冲器。

软输入软输出译码单元缓冲器与系统信息存储模块、校验信息存储模块、乒乓模块和软输入软输出译码单元相连。它从系统信息存储模块接收系统信息、从校验信息存储模块接收校验信息、从乒乓模块接收先验信息，将接收到的三部分数据打包，然后把打包后的待译码数据输出到软输入软输出译码单元。

软输入软输出译码单元与软输入软输出译码单元缓冲器、前向递推概率存储器、乒乓模块相连。它从软输入软输出译码单元缓冲器接收打包后的数据，采用滑窗算法计算外信息，将执行滑窗算法时每个窗产生的中间结果——前向递推概率存储到前向递推概率存储器中，将外信息存储到乒乓模块。

乒乓模块与软输入软输出译码单元、Turbo译码器控制模块、软输入软输出译码单元缓冲器、系统信息存储模块、校验信息存储模块和硬判决模块相连。乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成。

顺序地址产生单元与第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块相连。它产生顺序地址，将顺序地址输出到第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块。

反相器与Turbo译码器控制模块、第三多路选择器、第四多路选择器、第二外信息存储器相连。它从Turbo译码器控制模块接收cnt信号，将cnt信号取反得到的cnt_n输出到第三多路选择器、第四多路选择器、第二外信息存储器。取反的含义是：当cnt为偶数时，反相器的输出cnt_n为奇数；当cnt为奇数时，反相器的输出cnt_n为偶数。

第一外信息存储器与Turbo译码器控制模块、第一多路选择器、第二多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第一多路选择器接收外信息，从第二多路选择器接收顺序地址，从交织解交织器接收交织地址。当cnt为偶数且迭代结束信号无效时，以顺序地址作为写地址存储接收到的外信息；当cnt为奇数且迭代结束信号无效时，以交织地址作为读地址，该交织地址对应的外信息即为先验信息，将先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器。

第二外信息存储器与Turbo译码器控制模块、反相器、第一多路选择器、第三多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收迭代结束信号，从反相器接收cnt_n信号，从第一多路选择器接收外信息，从第三多路选择器接收顺序地址，从交织解交织器接收解交织地址。当cnt_n为偶数且迭代结束信号无效时，以解交织地址作为写地址保存接收到的外信息，这样操作后外信息即为顺序打乱后的先验信息；当cnt_n为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器。

第一多路选择器与Turbo译码器控制模块、软输入软输出译码单元、第一外信息存储器和第二外信息存储器相连。它从Turbo译码器控制模块接收cnt信号，从软输入软输出译码单元接收外信息。当cnt为偶数时，将外信息输出到第一外信息存储器；当cnt为奇数时，将外信息输出到第二外信息存储器。

第二多路选择器与Turbo译码器控制模块、顺序地址生成单元、第一外信息存储器、交织解交织器相连。它从Turbo译码器控制模块接收cnt信号，从顺序地址产生单元接收顺序地址。当cnt为偶数时，将顺序地址输出到第一外信息存储器；当cnt为奇数时，将顺序地址输出到交织解交织器。

第三多路选择器与反相器、顺序地址产生单元、第二外信息存储器和交织解交织器相连。它从反相器接收cnt_n，从顺序地址产生单元接收顺序地址，当cnt_n为奇数时，将顺序地址输出到第二外信息存储器；当cnt_n为偶数时，将顺序地址输出到交织解交织器。

第四多路选择器与反相器、第一外信息存储器、第二外信息存储器、软输入软输出译码单元缓冲器相连。它从反相器接收cnt_n，从第一外信息存储器和第二外信息存储器接收先验信息，当cnt_n为偶数时，将从第一外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器；当cnt_n为奇数时，将从第二外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器。

交织解交织器与Turbo译码器控制模块、第二多路选择器、第三多路选择器、第一外信息存储器和第二外信息存储器相连。交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成。

单端口存储器保存交织地址，该交织地址是在Turbo译码器译码之前预先存储到单端口存储器中的。它的容量由无线通信协议规定的最大帧长Z决定，即单端口存储器的深度等于Z，宽度是

例如3GPP LTE协议中最大帧长6144，那么单端口存储器的深度是6144，宽度是

单端口存储器与Turbo译码控制模块、第二多路选择器、解交织缓冲器和第一外信息存储器相连。单端口存储器从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第二多路选择器接收顺序地址。当cnt为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该读地址对应的交织地址输出到第一外信息存储器和解交织缓冲器。

窗地址反序单元与第三多路选择器和解交织缓冲器相连。它从第三多路选择器接收顺序地址，将顺序地址按照滑窗的最大长度L取反，即顺序地址为0、1、…、L-1时，那么反序后的地址是L-1、L-2、…、1、0，记为反序地址，并将反序地址输出到解交织缓冲器。

减法器与Turbo译码器控制模块、解交织缓冲器相连。它从Turbo译码器控制模块接收窗计数sw，将sw减去3后作为减计数sub，然后将减计数sub输出到解交织缓冲器。

解交织缓冲器与Turbo译码器控制模块、单端口存储器、第二多路选择器、第三多路选择器、第二外信息存储器、减法器和窗地址反序单元相连。解交织缓冲器由4个存储体DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3、4选1多路选择器和先入先出缓冲构成。DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3的深度均等于滑窗算法支持的最大长度L，宽度均等于单端口存储器的宽度。先入先出缓冲的级数为4，等于软输入软输出译码单元中流水线的级数。解交织缓冲器从Turbo译码器控制模块接收cnt信号、窗计数值sw和迭代结束信号，从减法器接收减计数sub，从单端口存储器接收交织地址，从第三多路选择器接收顺序地址，从窗地址反序单元接收反序地址。当cnt为奇数且迭代结束信号无效时，以顺序地址作为4个存储体的写地址，窗计数值sw的低两位作为4个存储体的写使能信号，将从单端口存储器接收到的交织地址依次存储到DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中；当开始写DI-BUF3时，以反序地址作为读地址，减计数sub的低两位作为4个存储体的读使能信号，依次从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中读取交织地址，将反序地址对应的交织地址输出到4选1多路选择器。4选1多路选择器以减计数sub的低两位作为选择信号，从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中选择交织地址输出到先入先出缓冲，再由先入先出缓冲输出到第二外信息存储器。

加法器与第一外信息存储器、第二外信息存储器和输出开关相连。它将从第一外信息存储器和第二外信息存储器接收外信息相加，相加的结果输出到输出开关。

输出开关与Turbo译码器控制模块、加法器和硬判决模块相连。它从Turbo译码器控制模块接收迭代结束信号，从加法器接收相加的结果。当迭代结束信号有效时，将乒乓模块的加法结果输出到硬判决模块。

硬判决模块与系统信息存储模块、乒乓模块和Turbo译码器控制模块相连，硬判决模块是一个加法器，它从系统信息存储模块接收系统信息、从乒乓模块的输出开关接收加法结果、从Turbo译码器控制模块接收迭代结束信号，当迭代结束信号有效时，将系统信息和从乒乓模块接收的加法结果再相加，相加的最终结果的符号位取反得到硬判决，然后将硬判决输出，输出完毕后表示Turbo译码器工作过程结束。

本发明能同时实现交织与解交织，译码过程是：

Turbo译码器控制模块对软输入软输出译码单元计算次数进行计数，向系统信息存储模块、乒乓模块输出计数值cnt，向系统信息存储模块、硬判决模块和乒乓模块输出迭代结束信号。

当cnt等于0时，即软输入软输出译码单元进行第一次计算，乒乓模块输出先验信息到软输入软输出译码单元缓冲器，由于此次是第一计算，故输出的先验信息为全0，以从顺序地址产生单元获得的顺序地址作为系统信息存储模块和校验信息存储模块的读地址，将该顺序地址对应的系统信息和校验信息在软输入软输出译码单元缓冲器中打包，软输入软输出译码单元接收到打包后的数据，计算外信息输出到第一外信息存储器。软输入软输出译码单元的计算过程是流水的，第一次计算的时间开销为τE。

当cnt为奇数时，第一外信息存储器和系统信息存储模块以从交织解交织器获得的交织地址作为读地址，将该交织地址对应的外信息和系统信息输出到软输入软输出译码单元缓冲器，同时以顺序地址作为校验信息存储模块的读地址，将该顺序地址对应的校验信息输出到软输入软输出译码单元缓冲器。软输入软输出译码单元接收到打包后的数据，按照流水的方式进行计算，即交织操作的时间开销被隐藏到软输入软输出译码单元的计算开销中了。计算得到的外信息输出到乒乓模块，在乒乓模块中，第二外信息存储器以从交织解交织器获得的解交织地址作为写地址，将接收到的外信息写入第二外信息存储器。由于此过程中以交织地址读取第一外信息存储器、软输入软输出译码单元的计算、以解交织地址写入第二外信息存储器都是按照流水的方式进行，总的时间开销即为软输入软输出译码单元的计算开销τE。

当cnt不等于0且为偶数时，系统信息存储模块、乒乓模块和校验信息存储模块以从顺序地址产生单元获得的顺序地址作为读地址，将该顺序地址对应的系统信息、先验信息和校验信息在软输入软输出译码单元缓冲器中打包，软输入软输出译码单元接收到打包后的数据，计算外信息输出到第一外信息存储器。软输入软输出译码单元的计算过程是流水的，第一次计算的时间开销为τE。

当迭代接收信号有效，即软输入软输出译码单元计算完毕时，系统信息存储模块和乒乓模块以从获得的顺序地址作为读地址，分别将顺序地址对应的系统信息和乒乓模块的加法结果输出到硬判决模块。硬判决模块将接收到的系统信息和加法结果再相加，输出最终硬判决。因此设计硬判决模块后能节省传统Turbo译码器中的译码输出存储模块，而只增加少量控制逻辑，相比于面积庞大的存储模块而言，本发明节省了存储面积。

综上所述，采用本发明可以达到以下技术效果：

1、乒乓模块的结构能将传统Turbo译码结构中交织与解交织操作的时间开销隐藏，本发明提出的Turbo译码的时间开销是τ_E+NIT*τ_E+(NIT-1)*τ_E，相比传统的Turbo译码的时间开销τ_E+NIT×(τ_I+τ_E)+(NIT-1)×(τ_DI+τ_E)，乒乓模块节省了NIT*τ_I+(NIT-1)*τ_DI，在节省的这部分时间开销内Turbo译码器没有做任何的计算操作，因此本发明提高了计算效率和译码速率。

2、采用硬判决模块来完成最终比特信息的计算，直接输出硬判决，简化了软输入软输出译码单元的逻辑电路，且节省了译码输出存储器。特别是当待译码的数据帧较长时，译码输出存储模块所需的面积相比增加的硬判决模块的面积而言也是相当大的，因此本发明减小了硬件面积。

3、可扩展性好，本发明乒乓模块中的交织解交织器由单端口存储器和解交织缓冲器构成，当交织地址变化后，只需要将新的交织地址重新存储到单端口存储器中，就可以根据新的交织地址进行译码。即本发明的Turbo译码器能支持交织地址的变更，可以跟上通信协议发展的步伐。

附图说明

图1为传统Turbo译码器逻辑结构图；

图2为本发明Turbo译码器逻辑结构图；

图3为本发明乒乓模块结构图；

图4为本发明乒乓模块中交织解交织器逻辑结构图；

图5为本发明交织解交织器中解交织缓冲器结构；

图6为本发明解交织器缓冲器的读写时序。

具体实施方式

图1为传统Turbo译码器逻辑结构图。

图2是本发明提出的Turbo译码器框图。它由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、硬判决模块、Turbo译码器控制模块、乒乓模块构成。

Turbo译码器控制模块、系统信息存储模块、校验信息存储模块、前向递推概率存储器和软输入软输出译码单元缓冲器、软输入软输出译码单元的结构和功能与传统Turbo译码器的一样。

Turbo译码器控制模块与系统信息存储模块、乒乓模块和硬判决模块相连。它将软输入软输出译码单元计数值cnt输出到系统信息存储模块和乒乓模块，将迭代结束信号输出到系统信息存储模块、硬判决模块和乒乓模块，将窗计数值sw输出到乒乓模块。

系统信息存储模块与乒乓模块、Turbo译码器控制模块、软输入软输出译码单元缓冲器和硬判决模块相连。它从乒乓模块接收顺序地址和交织地址，从Turbo译码器控制模块接收软输入软输出译码单元计算计数值cnt和迭代结束信号。当cnt为偶数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到软输入软输出译码单元缓冲器；当cnt为奇数且迭代结束信息无效时，以交织地址作为读地址，将该交织地址对应的系统信息输出到软输入软输出译码单元缓冲器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到硬判决模块。

校验信息存储模块与乒乓模块和软输入软输出译码单元缓冲器相连。它以从乒乓模块接收的顺序地址作为读地址，将该顺序地址对应的校验信息输出到软输入软输出译码单元缓冲器。

软输入软输出译码单元缓冲器与系统信息存储模块、校验信息存储模块、乒乓模块和软输入软输出译码单元相连。它从系统信息存储模块接收系统信息、从校验信息存储模块接收校验信息、从乒乓模块接收先验信息，将接收到的三部分数据打包，然后把打包后的待译码数据输出到软输入软输出译码单元。

软输入软输出译码单元与软输入软输出译码单元缓冲器、前向递推概率存储器、乒乓模块相连。它从软输入软输出译码单元缓冲器接收打包后的数据，采用滑窗算法计算外信息，将执行滑窗算法时每个窗产生的中间结果——前向递推概率存储到前向递推概率存储器中，将外信息存储到乒乓模块。

硬判决模块与系统信息存储模块、乒乓模块和Turbo译码器控制模块相连。硬判决模块是一个加法器，它从系统信息存储模块接收系统信息、从乒乓模块接收加法结果、从Turbo译码器控制模块接收迭代结束信号。当迭代结束信号有效时，将系统信息和从乒乓模块接收到的相加的结果再相加，并将相加的最终结果的符号位取反，即为硬判决，将硬判决从Turbo译码器输出完毕表示此次译码过程结束。

乒乓模块与软输入软输出译码单元、Turbo译码器控制模块、软输入软输出译码单元缓冲器、系统信息存储模块、校验信息存储模块和硬判决模块相连。

图3是乒乓模块的结构图。乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成。

顺序地址产生单元与第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块相连。它产生顺序地址，将顺序地址输出到第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块。

反相器与Turbo译码器控制模块、第三多路选择器、第四多路选择器、第二外信息存储器相连。它从Turbo译码器控制模块接收cnt信号，将cnt信号取反得到的cnt_n输出到第三多路选择器、第四多路选择器、第二外信息存储器。取反的含义是：当cnt为偶数时，反相器的输出cnt_n为奇数；当cnt为奇数时，反相器的输出cnt_n为偶数。

第一外信息存储器与Turbo译码器控制模块、第一多路选择器、第二多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第一多路选择器接收外信息，从第二多路选择器接收顺序地址，从交织解交织器接收交织地址。当cnt为偶数且迭代结束信号无效时，以顺序地址作为写地址存储接收到的外信息；当cnt为奇数且迭代结束信号无效时，以交织地址作为读地址，该交织地址对应的外信息即为先验信息，将先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器。

第二外信息存储器与Turbo译码器控制模块、反相器、第一多路选择器、第三多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收迭代结束信号，从反相器接收cnt_n信号，从第一多路选择器接收外信息，从第三多路选择器接收顺序地址，从交织解交织器接收解交织地址。当cnt_n为偶数且迭代结束信号无效时，以解交织地址作为写地址保存接收到的外信息，这样操作后外信息即为顺序打乱后的先验信息；当cnt_n为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器。

第一多路选择器与Turbo译码器控制模块、软输入软输出译码单元、第一外信息存储器和第二外信息存储器相连。它从Turbo译码器控制模块接收cnt信号，从软输入软输出译码单元接收外信息。当cnt为偶数时，将外信息输出到第一外信息存储器；当cnt为奇数时，将外信息输出到第二外信息存储器。

第二多路选择器与Turbo译码器控制模块、顺序地址生成单元、第一外信息存储器、交织解交织器相连。它从Turbo译码器控制模块接收cnt信号，从顺序地址产生单元接收顺序地址。当cnt为偶数时，将顺序地址输出到第一外信息存储器；当cnt为奇数时，将顺序地址输出到交织解交织器。

第三多路选择器与反相器、顺序地址产生单元、第二外信息存储器和交织解交织器相连。它从反相器接收cnt_n，从顺序地址产生单元接收顺序地址，当cnt_n为奇数时，将顺序地址输出到第二外信息存储器；当cnt_n为偶数时，将顺序地址输出到交织解交织器。

第四多路选择器与反相器、第一外信息存储器、第二外信息存储器、软输入软输出译码单元缓冲器相连。它从反相器接收cnt_n，从第一外信息存储器和第二外信息存储器接收先验信息，当cnt_n为偶数时，将从第一外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器；当cnt_n为奇数时，将从第二外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器。

加法器与第一外信息存储器、第二外信息存储器和输出开关相连。它将从第一外信息存储器和第二外信息存储器接收外信息相加，相加的结果输出到输出开关。

输出开关与Turbo译码器控制模块、加法器和硬判决模块相连。它从Turbo译码器控制模块接收迭代结束信号，从加法器接收加法结果。当迭代结束信号有效时，将乒乓模块的加法结果输出到硬判决模块。

图4是乒乓模块中交织解交织器的详细结构图。交织解交织器与Turbo译码器控制模块、第二多路选择器、第三多路选择器、第一外信息存储器和第二外信息存储器相连。它由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成。

单端口存储器保存交织地址，该交织地址是在Turbo译码器译码之前预先存储到单端口存储器中的。它的容量由无线通信协议规定的最大帧长Z决定，即单端口存储器的深度等于Z，宽度是例如3GPP LTE协议中最大帧长6144，那么单端口存储器的深度是6144，宽度是单端口存储器与Turbo译码控制模块、第二多路选择器、解交织缓冲器和第一外信息存储器相连。单端口存储器从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第二多路选择器接收顺序地址。当cnt为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该读地址对应的交织地址输出到第一外信息存储器和解交织缓冲器。

窗地址反序单元与第三多路选择器和解交织缓冲器相连。它从第三多路选择器接收顺序地址，将顺序地址按照滑窗的最大长度L取反，即顺序地址为0、1、…、L-1时，那么反序后的地址是L-1、L-2、…、1、0，记为反序地址，并将反序地址输出到解交织缓冲器。

减法器与Turbo译码器控制模块、解交织缓冲器相连。它从Turbo译码器控制模块接收窗计数sw，将sw减去3后作为减计数sub，然后将减计数sub输出到解交织缓冲器。

图5是解交织缓冲器的详细结构图。解交织缓冲器与Turbo译码器控制模块、单端口存储器、第二多路选择器、第三多路选择器、第二外信息存储器、减法器和窗地址反序单元相连。解交织缓冲器由4个存储体DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3、4选1多路选择器和先入先出缓冲构成。DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3的深度均等于滑窗算法支持的最大长度L，宽度均等于单端口存储器的宽度。先入先出缓冲的级数为4，等于软输入软输出译码单元中流水线的级数。解交织缓冲器从Turbo译码器控制模块接收cnt信号、窗计数值sw和迭代结束信号，从减法器接收减计数sub，从单端口存储器接收交织地址，从第三多路选择器接收顺序地址，从窗地址反序单元接收反序地址。当cnt为奇数且迭代结束信号无效时，以顺序地址作为4个存储体的写地址，窗计数值sw的低两位作为4个存储体的写使能信号，将从单端口存储器接收到的交织地址依次存储到DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中；当开始写DI-BUF3时，以反序地址作为读地址，减计数sub的低两位作为4个存储体的读使能信号，依次从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中读取交织地址，将反序地址对应的交织地址输出到4选1多路选择器。4选1多路选择器以减计数sub的低两位作为选择信号，从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中选择交织地址输出到先入先出缓冲，再由先入先出缓冲输出到第二外信息存储器。

详细读写时序见图6的解交织缓冲器读写时序图。

4选1多路选择器输出交织地址到先入先出缓冲，先入先出缓冲输出交织地址到第二外信息存储器。

图6为本发明解交织器缓冲器的读写时序。解交织缓冲器从顺序地址产生单元接收顺序地址0、1、……、L-1，从窗地址反序单元接收反序地址L-1、L-2、……、1、0，从Turbo译码器控制模块接收窗计算sw，从单端口存储器接收交织地址。

解交织缓冲器以接收到的顺序地址0、1、……、L-1作为写地址，以sw的低两位作为写使能。例如，当sw的低两位等于01时，如图6所示，即sw等于1或5，那么解交织缓冲器中的DI-BUF1的写使能有效，DI-BUF1以顺序地址为写地址，将接收到的交织地址保存起来。依次类推，当sw的低两位分别等于00、10、11时，那么DI-BUF0、DI-BUF2、DI-BUF3的写使能分别有效。

减计数sub由sw减去3得到，那么当sw大于或等于3时，减计数sub开始从0开始计数。解交织缓冲器以接收到的反序地址L-1、L-2、……、1、0作为读地址，以sub的低两位作为读使能。例如，当sub的低两位等于01时，如图6所示，即sub等于1或5，那么解交织缓冲器中的DI-BUF1的读使能有效，DI-BUF1以反序地址作为读地址，将之前保存的交织地址输出，这样输出的交织地址即称为解交织地址。

图6的读写时序实现了DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3这4个存储体的访存冲突，即同一个时刻内1个存储体要么进行写操作，要么进行读操作。如图6中一个周期的跨度内，当sw等于3时，DI-BUF3进行写操作，而DI-BUF0进行读操作；当sw等于4时，DI-BUF0进行写操作，而DI-BUF1进行读操作；当sw等于5时，DI-BUF1进行写操作，而DI-BUF02进行读操作；当sw等于6时，DI-BUF2进行写操作，而DI-BUF3进行读操作；此后都是按照该周期重复地对4个存储体进行的访存，并且在该周期中，始终不可能发生体冲突。

Claims (4)

1.一种同时实现交织与解交织的Turbo译码器，该Turbo译码器包括系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器，其特征在于还包括Turbo译码器控制模块、乒乓模块、硬判决模块：

Turbo译码器控制模块与系统信息存储模块、硬判决模块和乒乓模块相连，它将软输入软输出译码单元计数值cnt输出到系统信息存储模块和乒乓模块，将迭代结束信号输出到系统信息存储模块、硬判决模块和乒乓模块，将窗计数值sw输出到乒乓模块；将待译码数据分成S个小段进行计算，S个小段称为S个“窗”，每个“窗”包含的待译码数据的个数称为窗长L，译码时对窗个数进行的计数值为sw，当对每个窗的数据计算到最后一个待译码数据时，sw就自增1，然后计算下一个窗的数据，即sw等于1、2、……、S，S为正整数；

系统信息存储模块与乒乓模块、Turbo译码器控制模块、软输入软输出译码单元缓冲器和硬判决模块相连，它从乒乓模块接收顺序地址和交织地址，从Turbo译码器控制模块接收软输入软输出译码单元计算计数值cnt和迭代结束信号；当cnt为偶数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到软输入软输出译码单元缓冲器，当cnt为奇数且迭代结束信息无效时，以交织地址作为读地址，将该交织地址对应的系统信息输出到软输入软输出译码单元缓冲器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到硬判决模块；

校验信息存储模块与乒乓模块和软输入软输出译码单元缓冲器相连，它以从乒乓模块接收的顺序地址作为读地址，将该顺序地址对应的校验信息输出到软输入软输出译码单元缓冲器；

软输入软输出译码单元缓冲器与系统信息存储模块、校验信息存储模块、乒乓模块和软输入软输出译码单元相连，它从系统信息存储模块接收系统信息、从校验信息存储模块接收校验信息、从乒乓模块接收先验信息，将接收到的三部分数据打包，然后把打包后的待译码数据输出到软输入软输出译码单元；

软输入软输出译码单元与软输入软输出译码单元缓冲器、前向递推概率存储器、乒乓模块相连，它从软输入软输出译码单元缓冲器接收打包后的数据，采用滑窗算法计算外信息，将执行滑窗算法时每个窗产生的中间结果——前向递推概率存储到前向递推概率存储器中，将外信息存储到乒乓模块；

乒乓模块与软输入软输出译码单元、Turbo译码器控制模块、软输入软输出译码单元缓冲器、系统信息存储模块、校验信息存储模块和硬判决模块相连，乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成；

顺序地址产生单元与第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块相连，它产生顺序地址，将顺序地址输出到第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块；

反相器与Turbo译码器控制模块、第三多路选择器、第四多路选择器、第二外信息存储器相连，它从Turbo译码器控制模块接收cnt信号，将cnt信号取反得到的cnt_n输出到第三多路选择器、第四多路选择器、第二外信息存储器；取反的含义是：当cnt为偶数时，反相器的输出cnt_n为奇数；当cnt为奇数时，反相器的输出cnt_n为偶数；

第一外信息存储器与Turbo译码器控制模块、第一多路选择器、第二多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第一多路选择器接收外信息，从第二多路选择器接收顺序地址，从交织解交织器接收交织地址；当cnt为偶数且迭代结束信号无效时，以顺序地址作为写地址存储接收到的外信息，当cnt为奇数且迭代结束信号无效时，以交织地址作为读地址，该交织地址对应的外信息即为先验信息，将先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器；

第二外信息存储器与Turbo译码器控制模块、反相器、第一多路选择器、第三多路选择器、交织解交织器、第四多路选择器和加法器相连，它从Turbo译码器控制模块接收迭代结束信号，从反相器接收cnt_n信号，从第一多路选择器接收外信息，从第三多路选择器接收顺序地址，从交织解交织器接收解交织地址；当cnt_n为偶数且迭代结束信号无效时，以解交织地址作为写地址保存接收到的外信息，这样操作后外信息即为顺序打乱后的先验信息，当cnt_n为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器；

第一多路选择器与Turbo译码器控制模块、软输入软输出译码单元、第一外信息存储器和第二外信息存储器相连，它从Turbo译码器控制模块接收cnt信号，从软输入软输出译码单元接收外信息；当cnt为偶数时，将外信息输出到第一外信息存储器，当cnt为奇数时，将外信息输出到第二外信息存储器；

第二多路选择器与Turbo译码器控制模块、顺序地址生成单元、第一外信息存储器、交织解交织器相连，它从Turbo译码器控制模块接收cnt信号，从顺序地址产生单元接收顺序地址；当cnt为偶数时，将顺序地址输出到第一外信息存储器，当cnt为奇数时，将顺序地址输出到交织解交织器；

第三多路选择器与反相器、顺序地址产生单元、第二外信息存储器和交织解交织器相连，它从反相器接收cnt_n，从顺序地址产生单元接收顺序地址；当cnt_n为奇数时，将顺序地址输出到第二外信息存储器，当cnt_n为偶数时，将顺序地址输出到交织解交织器；

第四多路选择器与反相器、第一外信息存储器、第二外信息存储器、软输入软输出译码单元缓冲器相连，它从反相器接收cnt_n，从第一外信息存储器和第二外信息存储器接收先验信息；当cnt_n为偶数时，将从第一外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器，当cnt_n为奇数时，将从第二外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器；

交织解交织器与Turbo译码器控制模块、第二多路选择器、第三多路选择器、第一外信息存储器和第二外信息存储器相连，交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成；

单端口存储器保存交织地址，单端口存储器与Turbo译码控制模块、第二多路选择器、解交织缓冲器和第一外信息存储器相连，单端口存储器从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第二多路选择器接收顺序地址；当cnt为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该读地址对应的交织地址输出到第一外信息存储器和解交织缓冲器；

窗地址反序单元与第三多路选择器和解交织缓冲器相连，它从第三多路选择器接收顺序地址，将顺序地址按照滑窗的最大长度L取反，即顺序地址为0、1、…、L-1时，那么反序后的地址是L-1、L-2、…、1、0，记为反序地址，并将反序地址输出到解交织缓冲器；

减法器与Turbo译码器控制模块、解交织缓冲器相连，它从Turbo译码器控制模块接收窗计数sw，将sw减去3后作为减计数sub，然后将sub输出到解交织缓冲器；

解交织缓冲器与Turbo译码器控制模块、单端口存储器、第二多路选择器、第三多路选择器、第二外信息存储器、减法器和窗地址反序单元相连；解交织缓冲器由4个存储体DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3、4选1多路选择器和先入先出缓冲构成；解交织缓冲器从Turbo译码器控制模块接收cnt信号、窗计数值sw和迭代结束信号，从减法器接收减计数sub，从单端口存储器接收交织地址，从第三多路选择器接收顺序地址，从窗地址反序单元接收反序地址；当cnt为奇数且迭代结束信号无效时，以顺序地址作为4个存储体的写地址，窗计数值sw的低两位作为4个存储体的写使能信号，将从单端口存储器接收到的交织地址依次存储到DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中；当开始写DI-BUF3时，以反序地址作为读地址，减计数sub的低两位作为4个存储体的读使能信号，依次从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中读取交织地址，将反序地址对应的交织地址输出到4选1多路选择器；4选1多路选择器以减计数sub的低两位作为选择信号，从DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3中选择交织地址输出到先入先出缓冲，再由先入先出缓冲输出到第二外信息存储器；

加法器与第一外信息存储器、第二外信息存储器和输出开关相连，它将从第一外信息存储器和第二外信息存储器接收外信息相加，相加的结果输出到输出开关；

输出开关与Turbo译码器控制模块、加法器和硬判决模块相连，它从Turbo译码器控制模块接收迭代结束信号，从加法器接收加法结果，当迭代结束信号有效时，将乒乓模块的加法结果输出到硬判决模块；

硬判决模块与系统信息存储模块、乒乓模块和Turbo译码器控制模块相连，硬判决模块是一个加法器，它从系统信息存储模块接收系统信息、从乒乓模块的输出开关接收加法结果、从Turbo译码器控制模块接收迭代结束信号，当迭代结束信号有效时，将系统信息和接收到的加法结果再相加，相加的最终结果的符号位取反得到硬判决，然后将硬判决输出。

2.如权利要求1所述的一种同时实现交织与解交织的Turbo译码器，其特征在于所述单端口存储器的深度等于无线通信协议规定的最大帧长Z，宽度是

。

3.如权利要求1所述的一种同时实现交织与解交织的Turbo译码器，其特征在于所述解交织缓冲器的4个存储体DI-BUF0、DI-BUF1、DI-BUF2、DI-BUF3的深度均等于滑窗算法支持的最大长度L，宽度均等于单端口存储器的宽度。

4.如权利要求1所述的一种同时实现交织与解交织的Turbo译码器，其特征在于所述解交织缓冲器的先入先出缓冲的级数为4。

Images