CN102201283B - 电容器、集成装置、高频转换装置及电子设备 - Google Patents
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Abstract
本发明的实施方式提供一种能够在抑制有源元件中处理的信号的影响的同时得到足够的电容密度的电容器、集成装置、高频转换装置及电子设备。本发明的实施方式涉及的集成装置具备:基板,具有绝缘层和半导体层,所述半导体层设置在上述绝缘层之上,包含有源区域和与上述有源区域电气性分离地设置的伪有源区域;有源元件,形成在上述有源区域中;第一电极和第二电极,相互对置地配置在上述伪有源区域之上;以及第一电介质部,设置在上述第一电极与上述第二电极之间。
Description
相关申请的交叉引用
本申请基于并要求申请日为2010年3月24日的日本专利申请No.2010-068761的优先权,其全部内容作为参考被包含在本文中。
技术领域
本文中所描述的实施方式通常涉及电容器、集成装置、高频转换装置及电子设备。
背景技术
在半导体制造工艺中,在半导体基板上进行成膜或光刻蚀、杂质注入等来形成晶体管、二极管等有源元件或电阻、电容等无源元件。在日本特开2008-244403号公报中公开了一种不增大MOS型电容器的面积而能够增大MOS型电容器的电容的半导体装置及其制造方法。
在此,在包括CMOS(Complementary Metal Oxide Semiconductor:互补金属氧化物半导体)晶体管在内的半导体制造工艺中,在有源区域中形成CMOS晶体管等有源元件。另一方面,在半导体制造工艺中,在与有源区域不同的位置上设定伪有源区域,该伪有源区域不发挥有源元件的作用,在对该伪有源区域实施与有源区域相同的工艺的、包括CMOS晶体管的半导体制造工艺中,在基板上的有源区域以外的区域中,按照规定比例设置有伪有源区域。这样,在对有源区域和伪有源区域之上所形成的绝缘膜等平整化时,实现压力的均匀化。
有源区域和伪有源区域都是在半导体中注入了杂质的导电性区域。此外,有源区域和伪有源区域通过基板进行连接。在此,在有源区域以外的区域中配置电容器的情况下,为了使其难以受到在有源区域中进行处理的信号的影响,避开伪有源区域之上来配置电容器。从而,很难在有限面积的基板上得到电容器的足够的电容密度。
发明内容
本发明的实施方式提供一种能够在抑制有源元件中处理的信号的影响的同时得到足够的电容密度的电容器、集成装置、高频转换装置及电子设备。
实施方式涉及的电容器具备:基板,具有绝缘层和半导体层,所述半导体层设置在上述绝缘层之上,包含与形成有源元件的有源区域电气性分离地设置的伪有源区域;第一电极和第二电极,相互对置地配置在上述伪有源区域之上;第一电介质部,设置在上述第一电极与上述第二电极之间;第三电极和第四电极,在上述半导体层之上,包围上述第一电极和上述第二电极周边地相互对置地配置;第二电介质部,设置在上述第三电极与上述第四电极之间;接地端子,成为接地电位,以及分离区域,设置在上述伪有源区域与上述有源区域之间;上述第三电极和上述第四电极中的某一方与上述接地端子连接,在上述分离区域之上设置上述第三电极、上述第四电极和上述第二电介质部。
其他实施方式涉及的集成装置具备:基板,具有绝缘层和半导体层,所述半导体层设置在上述绝缘层之上,包含有源区域和与上述有源区域电气性分离地设置的伪有源区域;有源元件,形成在上述有源区域;第一电极和第二电极,相互对置地配置在上述伪有源区域之上;第一电介质部,设置在上述第一电极与上述第二电极之间;第三电极和第四电极,在上述半导体层之上,包围上述第一电极和上述第二电极周边地相互对置地配置;第二电介质部,设置在上述第三电极与上述第四电极之间;接地端子,成为接地电位,以及分离区域,设置在上述伪有源区域与上述有源区域之间;上述第三电极和上述第四电极中的某一方与上述接地端子连接,在上述分离区域之上设置上述第三电极、上述第四电极和上述第二电介质部。
根据本发明的实施方式,提供一种能够在抑制有源元件中处理的信号的影响的同时得到足够的电容密度的电容器、集成装置、高频转换装置及电子设备。
图1是说明第一实施方式涉及的电容器的结构例的模式图。
图2是说明比较例涉及的电容器的结构例的模式图。
附图说明
图3是对信号的影响进行比较的模式图。
图4是说明第二实施方式涉及的电容器的结构例的模式图。
图5是说明第三实施方式涉及的电容器的结构例的模式图。
图6是说明第四实施方式涉及的电容器的结构例的模式图。
图7是说明第五实施方式涉及的电容器的结构例的模式图。
图8是说明第六实施方式涉及的电容器的结构例的模式图。
图9是说明在同层中相邻电极间的电压的极性的模式图。
图10是说明第七实施方式涉及的集成装置的结构例的电路图。
图11是说明第七实施方式涉及的集成装置的配置例的框图。
图12是从图11中的A-A′线箭头方向看的模式剖视图。
图13是说明第八实施方式涉及的电子设备的结构例的模式立体图。
具体实施方式
以下,基于附图说明本发明的实施方式。
再有,附图是模式或概念性的图,各部分的厚度与宽度的关系、各部分间的大小的比率系数等不一定与现实的相同。此外,即使在表示相同部分时,也有时通过附图将相互的尺寸或比率系数不同地表现。
此外,在本说明书和各图中,关于已出现过的附图,对与前述的附图相同的要素标记相同的符号,并适当地省略详细的说明。
(第一实施方式)
图1是说明第一实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图1所示,第一实施方式涉及的电容器110具备基板10、第一电极31、第二电极32和第一电介质部40。
基板10具有在例如所谓的SOI(Silicon On Insulator:绝缘体上硅薄膜)或SOS(Silicon On Sapphire:蓝宝石上硅薄膜)这样的绝缘性材料之上形成有半导体层13的结构。在图1中例示的基板10中使用了SOI。即,基板10具有形成在硅基板等支撑基板11之上的绝缘层12和设置在绝缘层12之上的半导体层13。作为绝缘层12,例如使用氧化硅。作为半导体层13,例如使用硅。再有,在SOS中,蓝宝石起支撑基板11和绝缘层12两者的 作用。
此外,在基板10的半导体层13中设置有伪有源区域20。伪有源区域20是基板10的半导体层13的一部分区域。半导体层13大致划分具有在半导体中注入了杂质而成的导电性区域和分离导电性区域的分离区域。在导电性区域中有形成晶体管或二极管等有源元件的有源区域、和不发挥有源元件作用的伪有源区域20。对伪有源区域20施行与有源区域大致相同的制造工艺。
在基板10中,在有源区域以外的区域中,按照规定比例配置伪有源区域20。若按照规定比例配置伪有源区域20,则能在对基板10之上所形成的各种膜进行平整化时,使施加到基板10上的压力均匀化。即,伪有源区域20作为对基板10上所形成的膜进行平整化时的基底,具有与有源区域同程度的硬度。
伪有源区域20通过分离区域22与有源区域电气性分离。作为分离区域22,例如使用STI(Shallow Trench Isolation:浅槽隔离)。分离区域22从半导体层13的表面达到绝缘层12。这样,伪有源区域20与有源区域电气性分离。
第一电极31和第二电极32相对置地配置在伪有源区域20之上。作为第一电极31和第二电极32,使用具有导电性的例如多结晶硅(多晶硅)。再有,作为第一电极31和第二电极32,除多晶硅以外,也可以使用金属膜。
第一电极31和第二电极32分别沿着半导体层13的主面13a延伸地设置。图1中例示的第一电极31和第二电极32沿着半导体层13的主面13a设置成矩形形状。与半导体层13的主面13a之间隔有规定间隔地配置第一电极31。与第一电极31之间隔有规定间隔地配置第二电极32。
在第一电极31与第二电极32之间设置有第一电介质部40。作为第一电介质部40,例如使用氧化硅。图1中例示的第一电介质部40,除了在第一电极31和第二电极32之间以外,还设置在基板10之上所形成的各膜之间。即,在本例中,第一电介质部40还发挥层间绝缘膜的作用。再有,第一电介质部40也可以与其他层间膜相独立地设置。
在本实施方式涉及的电容器110中,利用第一电极31和第二电极32、以及配置在它们之间的第一电介质部40,形成累积电荷的结构体CS。
在本实施方式涉及的电容器110中,在伪有源区域20之上配置着结构体CS。除伪有源区域20以外,结构体CS也可以向邻接的分离区域22延伸地设置。
在此,伪有源区域20与有源区域电气性分离。从而,即使在伪有源区域20之上配置结构体CS,结构体CS也难以受到在有源区域中形成的有源元件中处理的信号的影响。这样,就能够将伪有源区域20之上作为结构体CS的可配置区域而有效地利用,即使在有限的范围内也能得到足够的电容密度。
(比较例)
图2是说明比较例涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图2所示,比较例涉及的电容器190具备基板15、分离区域22、第一电极31、第二电极32和第一电介质部40。
作为基板15,例如使用硅基板。在基板15中设置有伪有源区域20和分离区域22。分离区域22选择性地设置在伪有源区域20。伪有源区域20与未图示的有源区域虽然被分离区域22分离,但是通过基板15内部而导通。
第一电极31和第二电极32配置在基板15中的分离区域22之上。在第一电极31和第二电极32之间设置有第一电介质部40。利用该第一电极31和第二电极、以及配置在它们之间的第一电介质部40,形成累积电荷的结构体CS。
在比较例涉及的电容器190中,在分离区域22之上配置着结构体CS的这点,与在伪有源区域20之上配置着结构体CS的本实施方式涉及的电容器110不同。
即,在比较例涉及的电容器190中,伪有源区域20和有源区域通过基板15的内部而导通。因此,在形成在有源区域中的有源元件中处理的信号的影响经基板15的内部传导到伪有源区域20。在比较例涉及的电容器190中,为了难以受到该信号的影响,不在伪有源区域20之上,而是在分离区域22之上配置有结构体CS。
图3是对信号的影响进行比较的模式图。
该图(a)例示了在基板15的伪有源区域20之上配置了结构体CS时的信号的流动。
该图(b)例示了在基板10的伪有源区域20之上配置了结构体CS时的信号的流动。
如图3(a)所示,在基板15中,在有源区域25中形成的有源元件FET中处理的信号Sg,经基板15的内部传导到伪有源区域20中。因此,若在伪有源区域20之上配置结构体CS,则结构体CS受到从有源区域25传导来的信号Sg的影响。例如,在有源元件FET处理高频的信号Sg的情况下,结构体CS因为高频信号Sg的影响而不能够充分地发挥特性。
另一方面,如图3(b)所示,在基板10中,有源区域25和伪有源区域20被分离区域22和绝缘层12电气性分离。从而,在有源区域25中形成的有源元件FET中处理的信号Sg,不传导到伪有源区域20中。因此,即使在伪有源区域20之上配置结构体CS,结构体CS也难以受信号Sg的影响。
在比较例涉及的电容器190中,由于使用基板15,因此,为了不受信号Sg的影响而不在伪有源区域20之上配置结构体CS。即,结构体CS的配置被限制在分离区域22之上。
另一方面,在本实施方式涉及的电容器110中,由于使用基板10,因此,即使是伪有源区域20之上,结构体CS也难以受信号Sg的影响。从而,在电容器110中,除分离区域22之上以外,也可以在伪有源区域20之上配置结构体CS。即,结构体CS的配置不限制于分离区域22之上。
这样地,在本实施方式涉及的电容器110中,与比较例涉及的电容器190相比,在配置结构体CS的方面上的制约较少。因此,在电容器110中与电容器190相比,即使在有限的范围内也能得到足够的电容密度。
作为一例,在使用具有相同有源区域25的相同面积的基板的情况下,电容器110的电容密度比电容器190的电容密度提高大约20%。
(第二实施方式)
图4是说明第二实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式 平面图。
如图4所示,第二实施方式涉及的电容器120具备基板10、第一电极31、第二电极32、第一电介质部40、第三电极33、第四电极34和第二电介质部41。另外,电容器120具备成为接地电位的接地端子TG。
在基板10的半导体层13之上,对置地配置第三电极33和第四电极34。此外,包围第一电极31和第二电极32周边地配置第三电极33和第四电极34。作为第一电极31和第二电极32,除多晶硅以外,也可以使用金属膜。
图4中例示的第三电极33和第四电极34配置在分离区域22之上。再有,也可以将第三电极33和第四电极34配置在伪有源区域20之上。
第二电介质部41配置在第三电极33与第四电极34之间。在此,第二电介质部41可以和第一电介质部40通用,也可以是独立体。图4中例示的第二电介质部41与第一电介质部40通用。作为第二电介质部41,例如使用氧化硅。
第三电极33和第四电极34中的某一方与接地端子TG连接。在本实施方式涉及的电容器120中,第三电极33与接地端子TG连接。
在本实施方式涉及的电容器120中,利用第一电极31和第二电极32、以及配置在它们之间的第一电介质部40,形成累积电荷的结构体CS1。此外,利用第三电极33和第四电极34、以及配置在它们之间的第二电介质部41,形成累积电荷的结构体CS2。
这样的结构体CS2发挥保护结构体CS1的屏障的作用。即,通过利用结构体CS2包围结构体CS1,并且使结构体CS2的第三电极33或第四电极34接地,结构体CS2发挥不让有源元件等中处理的信号影响到结构体CS1的保护屏障的作用。
在第二实施方式涉及的电容器120中,除结构体CS1外还具有结构体CS2,因此,能够比电容器110进一步提高电容密度。此外,利用结构体CS2的屏障作用,能够充分地发挥结构体CS1的特性。
再有,关于结构体CS2,除包围一个结构体CS的方式以外,也可以是集中包围多个结构体CS的方式。
(第三实施方式)
图5是说明第三实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图5所示,第三实施方式涉及的电容器130具备基板10、第一电极31、第二电极32、第一电介质部40、第三电极33、第四电极34和第二电介质部41。
此外,电容器130还具备第一布线51和第二布线52。作为第一布线51和第二布线52,例如使用金属。
在此,第一电极31和第三电极33与第一布线51导通。此外,第二电极32和第四电极34与第二布线52导通。
为了得到与第一布线51的导通,在第一电极31与第一布线51之间设置有接触孔CH11。在接触孔CH11中,一端与第一电极31的周缘部连接,贯通第二电极32外侧的层间绝缘膜(第一电介质部40),另一端与第一布线51连接。此外,在第三电极33与第一布线51之间设置有接触孔CH31。在接触孔CH31中,一端与第三电极33的周缘部连接,贯通第四电极34外侧的层间绝缘膜(第二电介质部41),另一端与第一布线51连接。
如图5(b)所示,沿着第二电极32的外形配置接触孔CH11。在图5(b)中例示的接触孔CH11中,沿着矩形形状的第二电极32的各边来配置。此外,沿着设置在第一布线51上的孔HL1配置接触孔CH31。
此外,为了得到与第二布线52的导通,在第二电极32与第二布线52之间设置有接触孔CH22。在接触孔CH22中,一端与第二电极32的中央部连接,经设置在第一布线51上的孔HL2贯通层间绝缘膜,另一端与第二布线52连接。此外,在第四电极34与第二布线52之间设置有接触孔CH42。在接触孔CH42中,一端与第四电极34的中央部连接,经设置在第一布线51上的孔HL1贯通层间绝缘膜,另一端与第二布线52连接。
如图5(b)所示,接触孔CH22成为例如与孔HL2的形状相配合的外形。此外,沿着孔HL1配置接触孔CH42。在图5(b)中例示的接触孔CH42中,沿着矩形围绕状的孔HL1的各边来配置。
利用这样的布线,在电容器130中成为并联有多个结构体CS1和CS2的结构。
(第四实施方式)
图6是说明第四实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图6所示,在第四实施方式涉及的电容器140中,相对于图5中示出的第三实施方式涉及的电容器130,接触孔CH42a、孔HL1a和HL2a的样式不同。
在此,在第四电极34与第二布线52之间设置接触孔CH42a。此外,为了使接触孔CH42a贯通而在第一布线51上设置孔HL1a。此外,为了使接触孔CH22贯通而在第一布线51上设置孔HL2a。
在第四实施方式涉及的电容器140中,将接触孔CH42a设置成柱状。此外,沿着第四电极34的外形设置有多个接触孔CH42a。使该接触孔CH42a贯通的孔HL1a的大小稍稍比接触孔CH42a的外形大一点儿。
此外,使接触孔CH22贯通的孔HL2a的大小稍稍比接触孔CH22的外形大一点儿。
在这样的第四实施方式涉及的电容器140中,设置在第一布线51上的孔HL1a和HL2a的大小成为使接触孔CH42a和CH22贯通的必要最小限度的大小。从而,在电容器140中抑制了孔HL1a和HL2a所引起的第一布线51的布线电阻的增加,实现第一布线51的低电阻化。
(第五实施方式)
图7是说明第五实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图7所示,在第五实施方式涉及的电容器150中,相对于图6中示出的第四实施方式涉及的电容器140,不同点在于,追加用于导通伪有源区域20和第二布线52的接触孔CH202。
接触孔CH202的一端与伪有源区域20连接,贯通第一布线51的孔HL3,另一端与第二布线52连接。利用接触孔CH202与第二布线52导通的伪有源区域20,发挥第五电极35的作用。即,在电容器150中,利用第五电极35、第一电极31和第二电极32、以及配置在它们之间的第一电介 质部40,形成累积电荷的结构体CS3。在结构体CS3中,因为在第五电极、第一电极31和第二电极32这3个电极的各自之间累积电荷,因此,与第四实施方式涉及的电容器140相比,能够进一步提高电容密度。
(第六实施方式)
图8是说明第六实施方式涉及的电容器的结构例的模式图。
该图(a)是电容器的模式剖视图。此外,该图(b)是电容器的模式平面图。
如图8所示,第六实施方式涉及的电容器160相对于图7所示的第五实施方式涉及的电容器150,结构体CS3的布线不同。
即,在电容器160中,用接触孔CH12连接第一电极31和第二布线52,用接触孔CH22连接第二电极32和第一布线51。此外,在电容器160中,根据需要,用接触孔CH201连接伪有源区域20和第一布线51。
在此,第一电极31和第三电极33、第二电极32和第四电极34分别同层。
在电容器160中,结构体CS3的第一电极31与第二布线52连接,配置在结构体CS3旁边的结构体CS2的第三电极33与第一布线51连接。
同样地,在电容器160中,结构体CS3的第二电极32与第一布线51连接,配置在结构体CS3旁边的结构体CS2的第四电极34与第二布线52连接。
即,在电容器160中,关于结构体CS2和CS3,在相邻的同层电极间,被施加的电压的极性相反。
图9是说明同层相邻电极间的电压的极性的模式图。
例如,在对第一电极31施加了正(+)电压的情况下,对与第一电极31同层且相邻的第三电极33施加负(-)电压。在该状态下,在同层且相邻的电极间的边缘产生寄生电容(由边缘产生的寄生电容)Cp。从而,在电容器160中,除了各个结构体CS2和CS3所产生的电容器电容之外,还加上寄生电容Cp,能够进一步提高电容密度。
(第七实施方式)
图10是说明第七实施方式涉及的集成装置的结构例的电路图。
图11是说明第七实施方式涉及的集成装置的配置例的框图。
如图10所示,集成装置200具备形成在第一有源区域25a的有源元件AE、形成在第二有源区域25b的控制部CTR、设置在伪有源区域20的电容器110。
在此,集成装置200例如是高频转换装置。在高频转换装置中,作为处理高频信号(无线通信中使用的信号)的有源元件AE,例如使用FET(Field effect transistor:场效应晶体管)。以下,作为集成装置200的例子,对高频转换装置进行说明。
如图10所示,集成装置(高频转换装置)200具备转换元件部SW和控制部CTR。集成装置200是对天线ANT与n个端口Port(1)~Port(n)的连接进行切换的装置。
转换元件部SW具有相对与天线ANT连接的连接线并联的开关SWa1~SWan。此外,转换元件部SW具有分别设置在与n个端口Port(1)~Port(n)的连接线和接地之间的开关SWb1~SWbn。
控制部CTR具有调节器201、解码器202和开关驱动器203。调节器201将供给的电源电压Vdd变换成规定的电压,送向开关驱动器203。解码器202对控制信号(例如,信号Vc(1)~Vc(m))解码后送向开关驱动器203。开关驱动器203按照从解码器202送来的信号,进行转换元件部SW的各开关SWa1~SWan和SWb1~SWbn的开关工作。
在图11中模式地例示了集成装置200中的芯片内的配置。集成装置200的芯片内被区分为配置转换元件部SW的区域和配置控制部CTR的区域。此外,在控制部CTR中设置有电容器区域CA。
图12是从图11中的A-A′线箭头方向看的模式剖视图。
在基板10的半导体层13中设置有集成装置200的控制电路CTR、电容器区域CA和转换元件部SW。在转换元件部SW中,作为各开关SWa1~SWan和SWb1~SWbn,使用了晶体管等有源元件。从而,将转换元件部SW设置在第一有源区域25a中。
在集成装置200中,将形成转换元件部SW的第一有源区域25a配置在特定位置上。因此,为了使制造工艺中均匀地进行各膜的平整化,在第一有源区域25a以外的区域设置伪有源区域20。伪有源区域20设计上例如分成多个设置在适当的位置。所述伪有源区域20和第一有源区域25a被分 离区域22电气性分离。
在该伪有源区域20设置电容器区域CA。在图12中例示的集成装置200中,在第一有源区域25a的旁边配置有多个伪有源区域20。在该伪有源区域20设置上述说明过的实施方式涉及的电容器110、120、130、140、150和160。
所述第一有源区域25a和伪有源区域20在基板10中被绝缘层12和分离区域22电气性分离。从而,在第一有源区域25a形成的转换元件部SW中处理的高频信号的影响,不传导到伪有源区域20中。因此能够充分地发挥伪有源区域20设置的电容器110、120、130、140、150和160的特性。
并且,由于能够在制造工艺中有效地利用需要的伪有源区域20之上,因此,能够提高电容器110、120、130、140、150和160的电容密度。
再有,集成装置200不限定于高频转换装置,也可以是具备其他电路的装置。
(第八实施方式)
图13是说明第八实施方式涉及的电子设备的结构例的模式立体图。
第八实施方式涉及的电子设备300在壳体310中具备高频转换装置320。电子设备300例如是便携式电话机。作为高频转换装置,使用第七实施方式涉及的集成装置200。
将高频转换装置200设置在天线ANT与内部电路之间。高频转换装置200根据规定的控制信号选择多个端口Port(1)~Port(n)的某一个。用天线ANT接收到的信号,经所选择的端口送向内部电路。此外,从内部电路输出的信号,经所选择的端口送向天线ANT。
在电子设备300中,与不使用集成装置200的电子设备相比,发挥了电容密度高且抑制了高频信号的影响的电容器110、120、130、140、150和160的充分的转换特性。在电子设备300是便携式电话机的情况下,能提高便携式电话机的频带转换性能。
以上说明了本发明的实施方式及其变形例,但本发明不限定于这些例子。例如,在上述各实施方式中,对一个伪有源区域20设置了一个结构体CS、CS1和CS3,但也可以对一个伪有源区域20设置多个结构体CS、CS1和CS3。
此外,对于上述的各实施方式或者其变形例,本领域技术人员进行结构要素的追加、删除、设计变更或适当地组合各实施方式的特征后所得到的方式,只要具备本发明的主旨,就都包含在本发明的范围内。
尽管已经描述了特定的实施方式,但仅是通过例子表现了这些实施方式,而并不是要限定本发明的范围。实际上,可以用多种其他的方式来实施本文所描述的新的实施方式。另外,采用本文所描述的实施方式形式的各种省略、替代和改变都可以在不脱离本发明精神的情况下做出。所附的权利要求和它们的等效内容就是要覆盖落入本发明的范围和精神内的这些形式或变形。
Claims (7)
1.一种电容器,其特征在于,具备:
基板,具有绝缘层和半导体层,所述半导体层设置在上述绝缘层之上,包含与形成有源元件的有源区域电气性分离地设置的伪有源区域;
第一电极和第二电极,相互对置地配置在上述伪有源区域之上;
第一电介质部,设置在上述第一电极与上述第二电极之间;
第三电极和第四电极,在上述半导体层之上,包围上述第一电极和上述第二电极周边地相互对置地配置;
第二电介质部,设置在上述第三电极与上述第四电极之间;
接地端子,成为接地电位,以及
分离区域,设置在上述伪有源区域与上述有源区域之间;
上述第三电极和上述第四电极中的某一方与上述接地端子连接,
在上述分离区域之上设置上述第三电极、上述第四电极和上述第二电介质部。
2.根据权利要求1所述的电容器,其特征在于,
由上述第一电极、上述第二电极和上述第一电介质部构成第一结构体,
由上述第三电极、上述第四电极和上述第二电介质部构成第二结构体,
将上述第二结构体设置成包围上述第一结构体。
3.根据权利要求2所述的电容器,其特征在于,
具备多个上述第一结构体,
将上述第二结构体设置成包围上述多个第一结构体。
4.根据权利要求2所述的电容器,其特征在于,
并联上述第一结构体和上述第二结构体。
5.根据权利要求1所述的电容器,其特征在于,还具备:
第一布线;以及
第二布线,成为与上述第一布线不同的电位,
上述第一电极和上述第三电极与上述第一布线连接,
上述第二电极和上述第四电极与上述第二布线连接。
6.根据权利要求1所述的电容器,其特征在于,还具备:
第一布线;和
第二布线,成为与上述第一布线不同的电位,
上述第一电极、上述第二电极、上述第三电极和上述第四电极中的、沿上述半导体层的主面相邻的电极之间,一个电极与上述第一布线连接,另一个电极与上述第二布线连接。
7.一种集成装置,其特征在于,具备:
基板,具有绝缘层和半导体层,所述半导体层设置在上述绝缘层之上,包含有源区域和与上述有源区域电气性分离地设置的伪有源区域;
有源元件,形成在上述有源区域;
第一电极和第二电极,相互对置地配置在上述伪有源区域之上;
第一电介质部,设置在上述第一电极与上述第二电极之间;
第三电极和第四电极,在上述半导体层之上,包围上述第一电极和上述第二电极周边地相互对置地配置;
第二电介质部,设置在上述第三电极与上述第四电极之间;
接地端子,成为接地电位,以及
分离区域,设置在上述伪有源区域与上述有源区域之间;
上述第三电极和上述第四电极中的某一方与上述接地端子连接,
在上述分离区域之上设置上述第三电极、上述第四电极和上述第二电介质部。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5861660A (ja) * | 1981-10-08 | 1983-04-12 | Nec Corp | 半導体装置の製造方法 |
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JP5515245B2 (ja) * | 2008-04-30 | 2014-06-11 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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---|---|---|---|---|
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CN101540324A (zh) * | 2008-03-18 | 2009-09-23 | 株式会社瑞萨科技 | 半导体器件 |
Also Published As
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