CN102077348B

CN102077348B - 非易失性存储元件和具备该非易失性存储元件的半导体存储装置

Info

Publication number: CN102077348B
Application number: CN201080001974.1A
Authority: CN
Inventors: 魏志强; 高木刚; 饭岛光辉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2009-06-03
Filing date: 2010-04-22
Publication date: 2014-04-30
Anticipated expiration: 2030-04-22
Also published as: US20110103132A1; WO2010140296A1; JP4621817B1; JPWO2010140296A1; CN102077348A; US8339835B2

Abstract

本发明提供非易失性存储元件和具备该非易失性存储元件的半导体存储装置。该非易失性存储装置即使在某个非易失性存储元件产生不良的情况下，也能够有效防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入、读出。该非易失性存储元件，包括：具有非线性的电流-电压特性的电流控制元件(112)；基于施加的电压脉冲在低电阻状态和电阻值比低电阻状态高的高电阻状态之间可逆地转换的电阻变化元件(105)；和熔断器(103)。电流控制元件(112)、电阻变化元件(105)和熔断器(103)串联连接。熔断器(103)在电流控制元件(112)实质上成为短路状态时断开。

Description

非易失性存储元件和具备该非易失性存储元件的半导体存储装置

技术领域

本发明涉及非易失性存储元件和具备该非易失性存储元件的半导体存储装置，特别涉及具有通过施加电压脉冲在低电阻状态和电阻值比该低电阻状态高的高电阻状态之间可逆地转换的电阻变化元件的非易失性存储元件和半导体存储装置。

背景技术

近年来，伴随数字技术的发展，移动信息设备和信息家电等电子设备进一步高功能化。伴随这些电子设备的高功能化，所使用的半导体元件的微细化和高速化也急速发展。其中，以闪存为代表的大容量的非易失性存储器的用途急速扩大。进而，作为代替闪存的下一代新型非易失性存储器，使用所谓的电阻变化元件的电阻变化型半导体存储装置(ReRAM)的研究开发有所发展。此处，电阻变化元件指的是具有电阻值根据电子信号可逆地变化的性质，进而能够将与该电阻值对应的信息非易失地存储的元件。电阻变化元件与以利用由电刺激产生的热使结晶状态改变为原因而使电阻值变化的相变型元件(PCRAM)不同，通过电刺激直接地、即通过电子的传递使电阻变化材料的氧化还原状态变化，改变元件的电阻值。

作为搭载有该电阻变化元件的大容量的半导体存储装置的一例，可知有交叉点型的半导体存储装置。该交叉点型的ReRAM的情况下，读取在字线和位线立体交叉的交叉部形成的电阻变化元件的电阻值时，为了避免其他行和其他列的存储元件的影响，对于电阻变化元件串联地插入作为电流控制元件的二极管，成为非易失性存储元件(也称为存储器单元)(例如，参照专利文献1)。

图13是表示搭载有由现有的电阻变化元件和电流控制元件构成的存储器单元的半导体存储装置的图。该图中，在具有位线210、字线220和在它们的各交点形成的存储器单元280的交叉点型存储器单元阵列中，将利用由电应力引起的电阻的变化来存储信息的电阻变化元件260和在双向上流通电流的具有非线性的电流-电压特性的双端子的电流控制元件270串联连接，从而形成存储器单元280。作为上部配线的位线210与电流控制元件270电连接，作为下部配线的字线220与电阻变化元件260电连接。在该电流控制元件270，通过使用由于在存储器单元280改写时双向上流过电流而例如在双向(正电压一侧和负电压一侧双方)上具有对称的非线性的电流-电压特性的电流控制元件(例如可变电阻等)，能够实现大容量化。

专利文献1：日本特开2006-203098号公报

发明内容

但是，在使用专利文献1记载的电流控制元件的交叉点型存储器单元阵列中，通过对非易失性存储元件(存储器单元)施加的电压脉冲而在电阻变化元件和电流控制元件中流过较大的电流，因此非易失性存储元件被电破坏实质上成为短路状态，可能产生非易失性存储元件的不良。在某个非易失性存储元件产生不良的情况下，非易失性存储元件实质上成为短路状态(成为非常低的电阻值的状态)，访问与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件时的电流全都流过实质上为短路状态的不良的非易失性存储元件，存在对于与不良的非易失性存储元件同一行或同一列的其他所有非易失性存储元件无法进行写入读出的问题。

本发明是为了解决上述课题而完成的，其目的在于提供非易失性存储元件和具备该非易失性存储元件的半导体存储装置，即使在某个非易失性存储元件产生不良的情况下，也能够有效防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入读出。

为了达成上述目的，本发明的非易失性存储元件，其特征在于，包括：具有非线性的电流-电压特性的电流控制元件；基于施加的电压脉冲在低电阻状态和电阻值比该低电阻状态高的高电阻状态之间可逆地转换的电阻变化元件；和熔断器，其中，上述电流控制元件、上述电阻变化元件和上述熔断器串联连接，上述熔断器在上述电流控制元件实质上成为短路状态时断开。

根据这样的结构，当构成某个非易失性存储元件的电阻变化元件或电流控制元件产生不良，非易失性存储元件实质上成为短路状态时，流过电阻变化元件的电流增大，电阻变化元件成为比低电阻状态更低的电阻状态。由此，施加到该非易失性存储元件的电压几乎全部被施加到熔断器。通过使施加到非易失性存储元件的电压被施加到熔断器，在熔断器流过较大的电流，熔断器断开。因此，不良的非易失性存储元件成为具有电阻变化元件的高电阻状态以上的电阻值的状态。因此，电流流过与不良的非易失性存储元件同一行或同一列时，能够防止电流流过该不良的非易失性存储元件，并且通过与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件相邻的行和列使电流迂回，因此能够访问其他的非易失性存储元件并正常动作。从而，即使在某个非易失性存储元件产生不良的情况下，也能够有效防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入、读出。

还可以使上述电流控制元件、上述电阻变化元件和上述熔断器，在相互交叉的第一配线与第二配线的立体交叉部相互串联连接地形成，由此构成交叉点型非易失性存储元件。

通过由这样的非易失性存储元件构成非易失性存储元件阵列，因为在每一个交叉点型的非易失性存储元件设置熔断器，因此产生不良的非易失性存储元件的情况下，与该有不良的非易失性存储元件连接的熔断器断开，能够防止大电流流过该不良的非易失性存储元件，并且通过与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件相邻的行和列使电流迂回，因此能够访问其他的非易失性存储元件并正常地动作。

上述熔断器可以具有比上述电阻变化元件的低电阻状态下的电阻值更小的电阻值。

通过将电阻变化元件和电流控制元件与具有上述的电阻值的电阻(熔断器)串联连接，能够限制电阻变化元件低电阻化时流过的电流，有效地防止电阻变化元件的绝缘破坏。从而，根据上述结构，因为熔断器在电阻变化元件为低电阻状态时作为用于进行电流控制的串联电阻发挥作用，所以不需要另外设置串联电阻，能够不增加制造成本地稳定地实现非易失性存储元件的正常动作。

优选上述熔断器具有5kΩ以下的电阻值。

上述熔断器可以由多晶硅构成。

由此，能够廉价并且容易地形成熔断器。此外，因为改变掺入多晶硅的杂质的量，能够容易地改变熔断器的电阻值，因此能够根据设计等形成最佳的熔断器。另外，也可以使多晶硅硅化物化。

此外，本发明的半导体存储装置其特征在于，包括：基板；和非易失性存储元件阵列，其具有：在上述基板上相互平行地配置的多条第一配线；多条第二配线，其在上述多条第一配线的上方，在与上述基板的主面平行的面内以相互平行并且与上述多条第一配线立体交叉的方式形成；和多个权利要求1上述的非易失性存储元件，该非易失性存储元件以与上述多条第一配线和上述多条第二配线的立体交叉部的每一个相对应地连接上述第一配线和上述第二配线的方式设置。

根据这样的结构，当某个非易失性存储元件产生不良，非易失性存储元件实质上成为短路状态时，流过电阻变化元件的电流增大，电阻变化元件成为比低电阻状态更低的电阻状态。由此，施加到该非易失性存储元件的电压几乎全部被施加到熔断器。通过将施加到非易失性存储元件的电压施加到熔断器，在熔断器中流过较大的电流，熔断器断开。因此，不良的非易失性存储元件成为具有电阻变化元件的高电阻状态以上的电阻值的状态。由此，电流流过与不良的非易失性存储元件同一行或同一列时，能够防止电流流过该不良的非易失性存储元件，并且通过与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件相邻的行和列使电流迂回，能够访问其他的非易失性存储元件并使其正常动作。从而，在具有通过施加电压脉冲在低电阻状态和电阻值比低电阻状态高的高电阻状态之间可逆地转换的电阻变化元件的非易失性存储元件中，即使某个非易失性存储元件产生不良的情况下，也能够有效地防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入、读出。

还可以使上述电阻变化元件包括：第一电极；第二电极；和被上述第一电极与上述第二电极夹着的电阻变化层，上述电流控制元件包括：第三电极；第四电极；和被上述第三电极与上述第四电极夹着的绝缘层(绝缘体层)或半导体层，上述非易失性存储元件，在上述第一配线与上述电阻变化元件的上述第一电极之间、上述电阻变化元件的上述第二电极与上述电流控制元件的上述第三电极之间、以及上述电流控制元件的上述第四电极与上述第二配线之间的至少一处，具备使两者相互导通的接触插塞，上述熔断器构成为上述接触插塞中的任一个接触插塞。

根据这样的结构，不需要另外设置熔断器层，因此能够抑制半导体存储装置的制造工艺的增加。

其中，本申请的权利要求的范围和说明书中所称的“熔断器”指的是因流过规定电流值以上的电流而熔断的部件。

此外，本申请的权利要求的范围和说明书中所称的“非易失性存储元件实质上成为短路状态”指的是非易失性存储元件因电破坏而成为具有比正常时的低电阻状态下的电阻值更低的电阻值的状态时。

本发明的上述目的、其他目的、特征和优点，在参照附图下，根据以下适当的实施方式的详细说明能够了解。

发明效果

根据本发明的非易失性存储元件和半导体存储装置，因为电流控制元件、电阻变化元件和熔断器串联连接，即使产生不良的非易失性存储元件，也能够有效防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入、读出。

附图说明

图1是表示本发明的第一实施方式的半导体存储装置的概要电路图。

图2是表示图1所示的半导体存储装置的概要上表面图。

图3是表示图1所示的半导体存储装置的概要截面图。

图4是表示本实施方式的电流控制元件的电阻变化的特性的图。

图5是表示本实施方式的非易失性存储元件在不良时的电流-电压特性和熔断器的负载特性的图。

图6是表示图1所示的半导体存储装置的制造方法的概要工序图。

图7是表示图1所示的半导体存储装置的制造方法的概要工序图。

图8是表示图1所示的半导体存储装置的制造方法的概要工序图。

图9是表示图1所示的半导体存储装置的制造方法的概要工序图。

图10是表示图1所示的半导体存储装置的制造方法的概要工序图。

图11是表示本发明的第二实施方式的半导体存储装置的概要截面图。

图12是表示图11所示的半导体存储装置的制造方法的概要工序图。

图13是表示现有的半导体存储装置的概要电路图。

附图标记说明

10，20半导体存储装置

11非易失性存储元件(存储器单元)

100基板

101第一配线

102第一层间绝缘层

102B下部层间绝缘层

103熔断器(第一接触插塞)

103B熔断器(第二接触插塞)

103a第一多晶硅层

103b第二多晶硅层

103c侧壁(side wall)

103d第三多晶硅层

104光致抗蚀剂蚀刻掩模

105电阻变化元件

106电阻变化元件的下部电极(第一电极)

107电阻变化层

108电阻变化元件的上部电极(第二电极)

109第二层间绝缘层

110第二接触插塞

112电流控制元件

113电流控制元件的下部电极(第三电极)

114半导体层

115电流控制元件的上部电极(第四电极)

116第三层间绝缘层

116B上部层间绝缘层

117第三接触插塞

118第四接触插塞

119第二配线

120引出配线

具体实施方式

以下，参照附图详细说明本发明的实施方式。另外，对于所有图中相同或相当的要素标注相同的附图标记，省略其说明。

(第一实施方式)

[概要结构]

图1是表示本发明的第一实施方式的非易失性半导体存储装置10的概要电路图。图2是表示图1所示的非易失性半导体存储装置10的平面视(俯视时)的结构的概要平面图。进而，图3是表示图1所示的非易失性半导体存储装置10的截面视的结构的图，是表示沿着图2所示的III-III线截断时的截面的概要截面图。

如图1所示，本实施方式的半导体存储装置10具有由电流控制元件112、电阻变化元件105和熔断器103串联连接的非易失性存储元件(非易失性存储元件)11。进一步详细而言，熔断器103的一端与第一配线(字线)101连接，电流控制元件112的一端与第二配线(位线)119连接。另外，在本实施方式中，在第一配线101与第二配线119之间，按照电流控制元件112、电阻变化元件105和熔断器103的顺序串联连接，不过，将电流控制元件112、电阻变化元件105和熔断器103的位置互换，也能够获得同样的效果。

进而，如图2、图3所示，本实施方式的半导体存储装置10包括：基板100；以在基板100的主面上相互平行并且在第一方向(图2和图 3中左右方向)上延伸的方式配置的多条第一配线101；以在该多条第一配线101的上方在与基板100的主面平行的面内相互平行并且在与该多条第一配线(字线)101立体交叉的第二方向(图3中与纸面垂直的方向，图1中上下方向)上延伸的方式配置的多条第二配线(位线)119；和具有以与第一配线101和第二配线119的立体交叉部的每一个相对应地连接第一配线101和第二配线119的方式设置的多个非易失性存储元件11的非易失性存储元件阵列。

非易失性存储元件11包括熔断器103、电阻变化元件105、电流控制元件112、连接电阻变化元件105与电流控制元件112的第二接触插塞110。

电阻变化元件105包括下部电极(第一电极)106、上部电极(第二电极)108和插入在下部电极106与上部电极108之间的电阻变化层107。下部电极106与电阻变化层107物理地接触，上部电极108与电阻变化层107物理地接触。

电流控制元件112包括下部电极(第三电极)113、上部电极(第四电极)115和插入在下部电极113与上部电极115之间的绝缘层或半导体层114。下部电极113与绝缘层或半导体层114物理地接触，上部电极115与绝缘层或半导体层114物理地接触。

在基板100上，以覆盖第一配线101的方式形成有第一层间绝缘层102。在第一层间绝缘层102上，以从基板100的主面一侧(图3的上方向)来看在第一配线101上等间隔地排列的方式形成有多个电阻变化元件105。第一配线101和位于其上方的电阻变化元件105的下部电极106，由贯通第一层间绝缘层102地形成的作为第一接触插塞发挥作用的熔断器103连接。

在第一层间绝缘层102上以覆盖电阻变化元件105的方式形成有第二层间绝缘层109。在第二层间绝缘层109上，在从基板100的主面一侧来看与电阻变化元件105重叠的位置，形成有多个电流控制元件112。电阻变化元件105的上部电极108和电流控制元件112的下部电极113，通过第二接触插塞110，与电阻变化元件105的电阻变化层107和电流控制元件112的半导体层114的任一个均不直接接触地连接。

在第二层间绝缘层109上，以覆盖电流控制元件112的方式形成有第三层间绝缘层116。在第三层间绝缘层116上，以从基板100的主面一侧来看与第一配线101正交并且与电阻变化元件105和电流控制元件112重叠的方式形成有第二配线119。第二配线119和位于其下方的电流控制元件112的上部电极115，由贯通第三层间绝缘层116地形成的第三接触插塞117连接。

如上所述，非易失性存储元件11包括：设置在第一配线101与电阻变化元件105的下部电极106之间、导通彼此的作为第一接触插塞发挥作用的熔断器103；设置在电阻变化元件105的上部电极108与电流控制元件112的下部电极113之间、导通彼此的第二接触插塞110；设置在电流控制元件112的上部电极115与第二配线119之间、导通彼此的第三接触插塞117。另外，在本实施方式中，举例表示了配置熔断器103作为第一接触插塞的结构，不过，也可以使熔断器103构成为第二接触插塞或第三接触插塞，由此也能够获得同样的效果。

此外，在第三层间绝缘层116上，从厚度方向来看在非易失性存储元件11排列的区域之外，与第二配线119平行地形成有在第二方向上延伸的引出配线120。第一配线101和引出配线120由分别贯通第一层间绝缘层102、第二层间绝缘层109和第三层间绝缘层116地形成的第四接触插塞118连接。

第一配线101、第二配线119和引出配线120例如由铝等导电性材料构成。第一层间绝缘层102、第二层间绝缘层109和第三层间绝缘层116例如由氧化硅等绝缘材料构成。除去作为熔断器103发挥作用的第一接触插塞之外的第二接触插塞110、第三接触插塞117和第四接触插塞118例如由钨等导电性材料构成。

熔断器103构成为当电流控制元件112实质上成为短路状态时断开(切断)。进一步具体而言，熔断器103设计为不会被非易失性存储元件11的动作电流熔断，而是因流过规定的电流值以上的电流而熔断。

通过该结构，能够实现具备交叉点型非易失性存储元件阵列的半导体存储装置10，该交叉点型非易失性存储元件阵列是从基板100的主面一侧看半导体存储装置10时在相互交叉的第一配线101与第二配线119的立体交叉部分别设置有非易失性存储元件11。

[电阻变化元件的结构]

本实施方式的电阻变化元件105的电阻变化层107包含氧不足型的过渡金属氧化物(与化学计量的氧化物相比氧的含量[原子比：氧原子数占总原子数的比例]较少的过渡金属氧化物)。优选电阻变化层107包含由钽的氧不足型氧化物(TaO_x：0＜x＜2.5)或铪的氧不足型氧化物(HfO_x：0＜x＜2)构成的过渡金属氧化物。进而优选电阻变化层107仅由钽的氧不足型氧化物或铪的氧不足型氧化物构成。这样的电阻变化层表现出可逆且稳定的电阻值的切换特性。

使用氧不足型的过渡金属氧化物的电阻变化元件，通过施加100ns以下的较短的脉冲宽度的电压脉冲，电阻值可逆地变化。

在本实施方式的电阻变化元件105中，设构成下部电极106的材料(第一材料)的标准电极电位为V1，构成上部电极108的材料(第二材料)的标准电极电位为V2，电阻变化层107所包含的氧不足型的过渡金属氧化物中该过渡金属自身(该过渡金属的氧化数为零的情况)的标准电极电位为Vt时，满足Vt＜V2以及V1＜V2的关系。

通过满足Vt＜V2，上部电极108的材料比电阻变化层107的材料更难以氧化。结果，在上部电极108与电阻变化层107之间的界面发生电子的传递(授受)时，上部电极108的材料没有被氧化还原，电阻变化层107的材料被氧化还原。由此，与上部电极108之间的界面附近的电阻变化层107的氧化状态发生变化，出现电阻变化现象。

通过满足V1＜V2的关系，电极界面处的氧化-还原反应在上部电极108一侧优先出现。即，能够将出现电阻变化现象的界面固定在上部电极一侧。

在本实施方式中，用极性不同的电压脉冲切换电阻变化元件105的电阻值。在高电阻化时(复位动作时)，以下部电极106为基准对上部电极108一侧施加正电压(正极性的电信号)，电流从上部电极108流向下部电极106。由此，在上部电极一侧电子从电阻变化层107向电极被夺取，从而电阻变化层107的材料被氧化，其电阻值上升。

低电阻化时(设置动作时)，以下部电极106为基准对上部电极108一侧施加负电压(负极性的电信号)，电流从下部电极106流向上部电极108。由此，在上部电极一侧从电极向电阻变化层107付与(提供)电子，从而电阻变化层107的材料被还原，其电阻值降低。

下部电极106能够使用例如氮化钽(TaN)，上部电极108能够使用例如白金(Pt)。设下部电极的标准电极电位为V1时，V1=0.48V(氮化钽的标准电极电位)。设上部电极的标准电极电位为V2时，V2=1.18V(白金的标准电极电位)。

电阻变化层107为氧化钽的情况下，Vt=-0.6V(钽的标准电极电位)。因此，满足Vt<V2和V1<V2的关系。

电阻变化层107为氧化铪的情况下，Vt=-1.55V(铪的标准电极电位)。该情况下也满足Vt<V2、V1<V2的关系。

能够使电阻变化层107的厚度例如为50nm。

[电流控制元件的结构]

在本实施方式中，如上所述，用极性不同的电压脉冲切换电阻变化元件105的电阻值。因此，在非易失性存储元件11中需要在任一方向上都流过电流，适用双向的电流控制元件112。电流控制元件112是具有非线性的电流-电压特性的元件，是在施加电压的绝对值不到临界电压时电阻值较大(断开状态)，在施加电压的绝对值为临界电压以上时电阻值极小(接通状态)的元件。

本实施方式的电流控制元件112，例如构成为MSM二极管，包括由钨构成的下部电极113、由氮化硅膜构成的半导体层114和由氮化钽构成的上部电极115。能够使半导体层114的厚度例如为3～20nm。氮化硅膜能够具有半导体特性地容易地形成，能够通过简单的制造工艺制作构成为MSM二极管的电流控制元件112。例如，氮不足型的氮化硅膜(SiN_x：0<x<2)能够通过例如使用Si靶的氮气气氛中的反应溅射而形成。此时，在室温条件下，使腔室的压力为0.1Pa～1Pa，Ar／N₂流量为18sccm／2sccm制作即可。将这样的SiN_x膜例如以16nm的厚度制作的情况下，通过施加1.6V的电压而得到2.5×10³A／cm²的电流密度，施加0.4V电压时得到5×10A／cm²的电流密度。从而，将上述电压作为基准使用的情况下，接通／断开比为50，能够充分用作具有非欧姆性的电流控制元件112。另外，电流控制元件112也可以为在下部电极113与上部电极115之间具备绝缘层114的MIM二极管。该情况下，能够使用SiO₂和Si₃O₄、或Ta₂O₅等作为绝缘层114的材料。在接通状态下，想要流过更大电流的情况下，MSM二极管更有利。

[正常时的非易失性存储元件的动作]

以下，说明将使用钽的氧不足型氧化物(膜厚：约30nm)作为电阻变化层107的电阻变化元件105和使用氮不足型氮化硅作为半导体层114的电流控制元件112串联连接时的特性。图4是表示本实施方式的电流控制元件的电阻变化的特性的图，图4(a)是表示施加电压脉冲的情况下的电阻值的变化的曲线图，图4(b)是表示电阻变化的电流-电压特性的一例的曲线图。

在图4(a)的示例中，在下部电极106与上部电极115之间，以下部电极106为基准对上部电极115交替地施加电压值为+5.0V、脉冲宽度为100nsec的电压脉冲，和电压值为-4.0V、脉冲宽度为100nsec的电压脉冲。此时的包含电阻变化元件105的非易失性存储元件11的电阻值，如图4(a)所示，施加电压值为+5.0V的电压脉冲时，电阻值为1E6(1M)Ω左右(高电阻状态)。相反，施加电压值为-4.0V的电压脉冲时，电阻值为80kΩ左右(低电阻状态)。此时的动作电流为±200μA左右。另外，用于读出上述电阻值的电压为2V。这样，在电阻变化元件105的高电阻状态和低电阻状态之间，非易失性存储元件11的电阻值变化一位以上。

进一步详细说明，如图4(b)所示，将下部电极106作为基准对上部电极115以逐渐增加电压的绝对值的方式施加正电压，在A点从低电阻状态向高电阻状态变化(高电阻化)，最终成为B点的高电阻状态。A点的电压为+3.6V左右，电流为+150μA左右，B点的电压为+5.2V左右，电流为+180μA。接着，对于高电阻状态下的电阻变化元件105，以下部电极106为基准对上部电极115以电压的绝对值逐渐增加的方式施加负电压时，在C点从高电阻状态向低电阻状态变化(低电阻化)，最终成为D点的低电阻状态。C点的电压为-3.3V左右，电流为-25μA左右，D点的电压为-4.0V左右，电流为-170μA。

[非易失性存储元件产生不良时的动作]

图5是表示本实施方式的非易失性存储元件在不良时的电流-电压特性和熔断器的负载特性的图。图5(a)是将表示故障时的电流-电压特性的曲线图部分放大的图，图5(b)是表示熔断器的负载特性的曲线图。

在制造过程或动作中，在某个非易失性存储元件11产生不良的情况下，电流控制元件112实质上成为短路状态。此时，对具有图4的电流-电压特性的非易失性存储元件11，如图5(a)所示，施加大约4.0V的电压，流过大约1500μA的击穿电流(breakdown current)BD。由此，不良的非易失性存储元件11的电阻变化元件105成为比低电阻状态下的电阻值更低的电阻值(例如100Ω左右)。从而，对不良的非易失性存储元件11施加的电压几乎都被施加到熔断器103上。

另一方面，如图5(b)所示，熔断器103的负载特性具有在规定的电压范围内施加的电压(的绝对值)越小则容许电流(的绝对值)越大、施加的电压(的绝对值)越大则容许电流(的绝对值)越小的特性。即，容许电流(的绝对值)越小，熔断器103越容易熔断。

如上所述，在产生不良的非易失性存储元件11中，对熔断器103施加大约4.0V的电压。对熔断器103施加大约4.0V的电压的情况下，如图5(b)所示，熔断器103中容许电流为100μA左右。与此相对，不良时流经熔断器103的击穿电流BD，如上所述，大约为1500μA。从而，因流过非易失性存储元件11的击穿电流BD，在熔断器103产生超过容许量的焦耳热，熔断器103被熔断。推测此时被熔断的熔断器103进入周围的层间绝缘层102，维持绝缘状态。熔断器103被熔断之后，不良的非易失性存储元件11维持电阻变化元件105的高电阻状态以上的电阻值(例如1E7(10M)Ω以上)。

从而，此后，在与不良的非易失性存储元件11同一行或同一列流过电流时，能够防止电流流经该不良的非易失性存储元件11，并且由于经由与不良的非易失性存储元件11同一行或同一列的其他非易失性存储元件11相邻的行和列电流迂回，所以能够访问该其他非易失性存储元件11使其正常动作。从而，在某个非易失性存储元件11产生不良的情况下，能够有效地防止对于与不良的非易失性存储元件11同一行或同一列的其他非易失性存储元件11不能进行写入、读出。

特别是，本实施方式中用作电阻变化元件105的电阻变化层107的氧不足型的过渡金属氧化物，如上所述，通过施加100nsec以下的较短脉冲宽度的电压脉冲，电阻值可逆地变化。即，仅施加非常短的脉冲宽度的电压脉冲，就能够在非易失性存储元件11流过足够使非易失性存储元件11正常动作的电流。这意味着从电流控制元件112流向熔断器103的每单位面积的电流量较大。从而，通过将电流控制元件112、电阻变化元件105和熔断器103串联连接，尽管只施加非常短的脉冲宽度的电压脉冲，也能够在产生不良的非易失性存储元件11中因流经该非易失性存储元件11的电流而迅速地产生使熔断器103容易熔断的焦耳热。

此外，根据上述结构，产生不良的非易失性存储元件11通过熔断器103被熔断而自动变得无法使用，在半导体存储装置的制造时和半导体存储装置的使用时均能够对于非易失性存储元件11的不良的产生，确保同一行或同一列的其他非易失性存储元件11的动作。

[熔断器的结构]

熔断器103，如上所述，被设计为不会被非易失性存储元件11的动作电流熔断，而是因流过规定的电流值以上的电流而熔断。熔断器103的易熔断程度能够根据由以下公式表示的平均故障时间MTBF(Mean-Time-Between-Failure)预测。

MTBF＝KJ^-nexp(qE_a/kT)

其中，K为常数，J为电流密度，n一般为1.0～5.0的值，E_a为活性化能量，k为玻耳兹曼常数，T为绝对温度。如该公式所示，电流密度J变得更高则意味着MTBF变得更短。因此，电流密度J越高，熔断器103越易于熔断。

此外，根据qE_a/kT的指数函数的依赖关系，温度越高时MTBF越短。因此，温度越高，熔断器103越易于熔断。熔断器103的温度主要由电流产生的焦耳热传递的热能确定。其热量为电流值的二次方和熔断器103的电阻值的积。此外，也存在因发热使熔断器103的加热减速，妨碍熔断器103的电阻变化的情况。因此，需要将产生热的电流瞬时向熔断器103供给，并且在熔断器103的电阻变化结束所需要的短时间之内在熔断器保持热。例如金属等热传导材料会夺取热。另一方面，例如绝缘体等绝热材料能够较稳定地使热能从熔断器散出。从而，优选将熔断器用绝缘层覆盖，并且与金属配线隔开的设计。

因此，通过构成熔断器103作为被层间绝缘层102覆盖的第一接触插塞，能够使熔断器103稳定地动作。另外，由于熔断器103周围被层间绝缘层102覆盖，另一方面还与上下金属配线101、106连接，所以优选其具有500nm以上的长度。

另外，熔断器103的具体特性根据周围的结构而变化。熔断器103的具体的结构可以适当选择，从而基于上面的叙述利用电阻变化元件和其他结构要素的关系得到期望的特性。例如，也可以使用作熔断器103的接触插塞(第一接触插塞)具有比其他接触插塞(第二接触插塞和第三接触插塞110、117)更小的截面积。具体而言，例如，适合使用第二接触插塞和第三接触插塞110、117具有直径240nm的圆形截面，与此相对地，第一接触插塞即熔断器103具有一边为70nm的矩形截面的结构。

进而，熔断器103，如上所述，电阻变化元件105在高电阻状态和低电阻状态之间可逆地转换时熔断器103不会熔断，非易失性存储元件11在成为比电阻变化元件的高电阻状态下的电阻值更高的上述电阻值时，具有产生熔断器103会熔断的焦耳热的电阻值即可。

例如，优选熔断器103具有比电阻变化元件105的低电阻状态下的电阻值R(LR)小的电阻值R(F)。

通过将电阻变化元件105和电流控制元件112与具有上述电阻值的电阻串联连接，限制了电阻变化元件105低电阻化时流过的电流，因此能够有效防止电阻变化元件105的绝缘破坏。

此处，电阻变化元件105从高电阻状态转换为低电阻状态时，如果施加上述的100nsec以下的较短的脉冲宽度的电压脉冲，则可能因与电阻变化元件105串联连接、具有非线性的电流-电压特性的电流控制元件112而瞬间电流增大，流过比期望的电流值更大的电流。在电阻变化元件105中流过比期望的电流值更大的电流时，成为比期望的低电阻状态低的电阻值，电压脉冲施加后流过电阻变化元件105的电流有时无法停止，因此不优选。从而，需要使对电阻变化元件105施加的电压脉冲瞬间下降。将这样的电阻变化元件105与电阻值固定的电阻串联连接时，因流过该电阻的电流增大而对电阻变化元件105施加的电压减小，因此能够限制电阻变化元件105低电阻化时流过的电流。

从而，根据上述结构，熔断器103作为用于在电阻变化元件105低电阻化时进行电流控制的串联电阻发挥作用，因此不需要另外设置串联电阻，能够不提高制造成本地稳定地实现非易失性存储元件11的正常动作。

具体而言，优选在将一定的电压对单元整体(熔断器103、电流控制元件112、电阻变化元件105)施加的情况下，熔断器103的电阻值R(F)与电流控制元件112的电阻值的电阻值R(D)之和满足R(LR)≤R(F)+R(D)＜R(HR)。进而，优选熔断器103具有5kΩ以下的电阻值。

如上所述，本实施方式的熔断器103，例如由具有一边为70nm的矩形截面和500nm的长度，电阻率为0.03Ω·cm的多晶硅构成。进而，熔断器103具有在电阻变化元件105在高电阻状态和低电阻状态之间可逆地转换期间的电流和电压下不会熔断、在非易失性存储元件11不良时5V左右的电压和1500μA左右的电流下熔断的电阻值。

本实施方式中，熔断器103由多晶硅构成。由此，能够廉价并容易地形成熔断器103。此外，能够改变在多晶硅中掺杂的杂质的量，能够容易地改变熔断器103的电阻值，因此能够根据设计等形成具有最佳的电阻值的熔断器103。另外，多晶硅可以与金属化合，也可以硅化物化。即，例如可以使用SiNi、SiCo和SiCu等作为熔断器103的材料。

[制造方法]

图6～图10是表示本实施方式的半导体存储装置的制造方法的工序图。图6(a)是表示在基板上形成第一配线的工序的图，图6(b)～图8(h)是表示形成第一层间绝缘层和作为第一接触插塞的熔断器的工序，图8(i)是表示形成电阻变化元件的工序的图，图9(j)是表示形成第二层间绝缘层和第二接触插塞的工序的图，图9(k)是表示形成电流控制元件的工序的图，图9(l)是表示形成第三层间绝缘层、第三接触插塞的工序的图，图10(m)是表示形成第四接触插塞的工序的图，图10(n)是表示形成第二配线和引出配线的工序的图。

在图6(a)所示的工序中，在形成有晶体管和下层配线等的基板100上，使用期望的掩模形成第一配线101。

接着，如图6(b)～图8(h)所示，在形成第一层间绝缘层102和作为第一接触插塞的熔断器103的工序中，以覆盖第一配线101的方式，在基板100的整面形成第一层间绝缘层102，然后，形成贯通第一层间绝缘层102并到达第一配线101的接触孔(开口)。通过在该接触孔填入以多晶硅为主要成分的填充材料，形成作为第一接触插塞的熔断器103。

进一步具体而言，在由多晶硅构成的熔断器103的形成中，首先在图6(b)所示的工序中，在第一层间绝缘层102上使第一多晶硅层103a成膜。接着在第一多晶硅层103a上使光致抗蚀剂膜成膜，进行图案形成，由此形成蚀刻掩模104。而后，在图6(c)所示的工序中，使用蚀刻掩模104对第一多晶硅层103a进行蚀刻，在第一多晶硅层103a开接触孔，使第一层间绝缘层102露出。进而，在图7(d)所示的工序中，包括第一多晶硅层103a上和接触孔内，在基板100的主面一侧的整个面上使第二多晶硅层103b成膜。接着，在图7(e)所示的工序中，对第二多晶硅层103b进行蚀刻，在接触孔的侧壁形成由多晶硅构成的侧壁(sidewall)103c。之后，在图7(f)所示的工序中，以侧壁103c和第一多晶硅层103a为掩模，贯通第一层间绝缘层102地开接触孔，使第一配线101露出。接着，在图8(g)所示的工序中，在接触孔填充多晶硅，并且在包含侧壁103c上和第一多晶硅层103a上的基板100的主面一侧的整个面使第三多晶硅层103d成膜。进而，在图8(h)所示的工序中，使用Cl₂气体，对第三多晶硅层103d、侧壁103c和第一多晶硅层103a回蚀(etch back)，由此，在接触孔内形成贯通第一层间绝缘层102并与第一配线101连接的由多晶硅构成的熔断器103。

接着，在图8(i)所示的工序中，在第一层间绝缘层102上使由氮化钽构成的导电层、由氧不足型的氧化钽构成的电阻变化层和由白金等贵金属构成的导电层依次成膜。之后，用通过光刻制作的规定的掩模对这三个层进行蚀刻，由此，在位于熔断器103的上端面上的位置，形成电阻变化元件105的下部电极106、电阻变化层107和上部电极108。氧不足型的氧化钽例如能够通过在氩和氧气气氛中对由钽构成的靶进行溅射的所谓反应性溅射而形成。

进而，在图9(j)所示的工序中，以覆盖电阻变化元件105的方式在第一层间绝缘层102的整个面形成第二层间绝缘层109。然后，形成贯通第二层间绝缘层109并到达电阻变化元件105的上部电极108 的接触孔。之后，在接触孔填入以钨为主要成分的填充材料，形成第二接触插塞110。

接着，在如图9(k)所示的形成电流控制元件112的工序中，在第二层间绝缘层109上使由钨构成的导电层、由氮化硅构成的半导体层和由氮化钽构成的导电层依次成膜。之后，用通过光刻制作的规定的掩模对这三个层进行蚀刻，由此，在位于第三接触插塞110的上端面上的位置，形成电流控制元件112的下部电极113、半导体层114和上部电极115。

接着，在图9(l)所示工序中，以覆盖电流控制元件112的方式在第二层间绝缘层109的整个面形成第三层间绝缘层116。之后，形成贯通第三层间绝缘层116并到达电流控制元件112的上部电极115的接触孔(开口)。之后，在接触孔填入以钨为主要成分的填充材料，形成第三接触插塞117。

进而，在图10(m)所示的工序中，形成贯通第三层间绝缘层116、第二层间绝缘层109和第一层间绝缘层102并到达第一配线101的接触孔(开口)。在接触孔填入以钨为主要成分的填充材料，形成第四接触插塞118。

最后，在图10(n)所示的工序中，在第三层间绝缘层116上，通过光刻和图案形成，以覆盖第三接触插塞117的上端面的方式形成第二配线119，以覆盖第四接触插塞118的上端面的方式形成引出配线120。

根据以上制造方法，能够容易地实现稳定地进行电阻变化动作的电阻变化型半导体存储装置10。

(第二实施方式)

图11是表示本发明的第二实施方式的半导体存储装置20的概要截面图。本实施方式的半导体存储装置20与第一实施方式的半导体存储装置10的不同点在于，熔断器103B位于电阻变化元件105和电流控制元件112之间。即，本实施方式的熔断器103B作为第一实施方式的第二接触插塞发挥作用。进而，本实施方式的半导体存储装置20不具有上述第一实施方式的第一接触插塞，电阻变化元件105的下部电极106与第一配线101直接连接。

详细而言，电阻变化元件105的下部电极106在第一配线101上形成。此外，电阻变化元件105的电阻变化层107、上部电极108和熔断器103B在层间绝缘层102B形成的开口(存储器单元孔)内形成。由此，在制造工序中，能够减少掩模的枚数，还能够减少制造工序本身。本实施方式的其他结构与第一实施方式相同。因此，在第二实施方式中对于与第一实施方式共用的结构要素标注相同的附图标记和名称，省略说明。

对这样的第二实施方式中的半导体存储装置20的制造方法进行说明。图12是表示图11所示的半导体存储装置的制造方法的概要工序图。

首先，在图12(a)所示的工序中，在形成有晶体管和下层配线等的基板100上，使用规定的掩模形成第一配线101和电阻变化元件105的下部电极106，覆盖下部电极106在整个面形成由氧化硅膜构成的下部层间绝缘层102B。之后，形成贯通该下部层间绝缘层102B并与下部电极106连接的开口(存储器单元孔)。

接着，在图12(b)所示的工序中，在存储器单元孔内形成电阻变化层107的氧化钽。在该形成中，例如通过在氩和氧气气氛中对钽靶进行溅射、即反应性溅射而形成。至氧化钽将存储器单元孔内完全填充为止，通过溅射进行成膜。之后，利用CMP除去下部层间绝缘层102B上的不需要的氧化钽，仅在存储器单元孔内形成电阻变化层107。使用氧化铪作为电阻变化层107的情况下，同样能够通过在氩和氧气气氛中对铪靶进行溅射的反应性溅射而形成。进而，在存储器单元孔内形成的电阻变化层107与下部层间绝缘层102B相比较在选择性地蚀刻的条件下进行回蚀。由此，在存储器单元孔内形成50nm左右的氧化钽组成的电阻变化层107，并且在存储器单元孔形成凹部。凹部的深度为600nm左右。

而后，覆盖存储器单元孔的凹部地在整个面形成氮化钽，在存储器单元孔内形成的氮化钽与下部层间绝缘层102相比较在选择性地蚀刻的条件下进行回蚀。由此，在存储器单元孔内形成由50nm左右的氮化钽组成的上部电极108，并且在存储器单元孔再次形成凹部。此时的凹部的深度为大约500nm左右。

接着，在图12(c)所示的工序中，在存储器单元孔的凹部填充多晶硅，形成熔断器103B。进而，在图12(d)所示的工序中，与第一实施方式同样地形成电流控制元件112、接触插塞117和第二配线119。通过这样的制造方法，能够容易地实现稳定地进行电阻变化动作的电阻变化型半导体存储装置20。

根据上述说明，本领域技术人员可以了解本发明的诸多改良和其他实施方式。从而，上述说明只应作为示例解释，是出于对本领域技术人员展示实行本发明的最优方式的目的而提供的。能够不脱离本发明主旨地对其结构和/或功能的具体内容进行实质上的变更。

产业上的利用可能性

本发明的非易失性存储元件和半导体存储装置，能够高速动作，并且具有稳定的改写特性，作为用于数字家电、存储卡、便携型电话机和个人计算机等各种电子设备的非易失性存储元件和半导体存储装置是有用的。

Claims

1.一种非易失性存储元件，其特征在于，包括：

具有非线性的电流-电压特性的电流控制元件；

基于施加的电压脉冲在低电阻状态和相比于该低电阻状态电阻值更高的高电阻状态之间可逆地转换的电阻变化元件；和

熔断器，其中，

所述电流控制元件、所述电阻变化元件和所述熔断器串联连接，所述熔断器在所述电流控制元件实质上成为短路状态时断开。

2.如权利要求1所述的非易失性存储元件，其特征在于：

所述电流控制元件、所述电阻变化元件和所述熔断器，在相互交叉的第一配线与第二配线的立体交叉部相互串联连接地形成，由此构成交叉点型非易失性存储元件。

3.如权利要求1所述的非易失性存储元件，其特征在于：

所述熔断器具有比所述电阻变化元件的低电阻状态下的电阻值更小的电阻值。

4.如权利要求3所述的非易失性存储元件，其特征在于：

所述熔断器具有5kΩ以下的电阻值。

5.如权利要求1所述的非易失性存储元件，其特征在于：

所述熔断器由多晶硅构成。

6.一种半导体存储装置，其特征在于，包括：

基板；和

非易失性存储元件阵列，其具有：在所述基板上相互平行地配置的多条第一配线；多条第二配线，其在所述多条第一配线的上方，在与所述基板的主面平行的面内以相互平行并且与所述多条第一配线立体交叉的方式形成；和多个权利要求1所述的非易失性存储元件，该非易失性存储元件以与所述多条第一配线和所述多条第二配线的立体交叉部的每一个相对应地连接所述第一配线和所述第二配线的方式设置。

7.如权利要求6所述的半导体存储装置，其特征在于：

所述电阻变化元件包括：第一电极；第二电极；和被所述第一电极与所述第二电极夹着的电阻变化层，

所述电流控制元件包括：第三电极；第四电极；和被所述第三电极与所述第四电极夹着的绝缘层或半导体层，

所述非易失性存储元件，在所述第一配线与所述电阻变化元件的所述第一电极之间、所述电阻变化元件的所述第二电极与所述电流控制元件的所述第三电极之间、以及所述电流控制元件的所述第四电极与所述第二配线之间的至少一处，具备使两者相互导通的接触插塞，

所述熔断器构成为所述接触插塞中的任一个接触插塞。