CN102006059B - 一种∑△控制的锁相环及其校准电路和校准方法 - Google Patents

Abstract

本发明公开了一种∑Δ控制的锁相环的校准电路，其包括存储模块、脉宽调制系数获取模块、校准脉冲幅度处理模块和第一加法器。存储模块将校准脉冲幅度与脉宽调制系数对应存储，校准脉冲幅度根据鉴频鉴相器的实际输出和理想输出的差值获得；脉宽调制系数获取模块根据∑Δ调制器的输出计算脉宽调制系数；校准脉冲幅度处理模块根据所述脉宽调制系数查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；第一加法器对校准补偿值与所述小数分频命令求和。本发明还公开了相应的校准方法及具有该校准电路的锁相环，可以对PFD输出因脉冲宽度调制引起的内部失真进行持续的抵消，从而减小相位噪声。

Description

一种∑△控制的锁相环及其校准电路和校准方法

技术领域

本发明涉及一种频率合成器，尤其涉及一种用于频率合成器的∑Δ控制的锁相环及其校准电路和校准方法。 

背景技术

无线通信设备中的频率合成器一般用于射频信号的接收和发射。当接收到的射频信号下变频到基带信号时，频率合成器产生一参考波形，通常被命名为本振，用来删除接收信号的载波信号。当频率合成器应用于射频信号传输时，基带信号上混频到射频信号，频率合成器就被用于产生射频载波。 

频率合成器通常包括压控振荡器和锁相环，该锁相环用于测量压控振荡器的输出频率，然后提供一个闭环反馈信号给压控振荡器以调整其输出频率。随着通信技术的发展，为了改善锁相环的分辨率以提高频率合成器的频率分辨率，现有的锁相环通常都采用小数分频器进行分频。具体的，现有的锁相环结构如图1所示，包括：分频器11、∑Δ调制器12、PFD(Phase Frequency Detector，鉴频鉴相器)13和脉宽调制器14，分频器11用于对压控振荡器的输出信号进行分频以产生反馈信号，∑Δ调制器12用于给所述分频器11提供分频因子，PFD13比较所述分频器11产生的反馈信号与参考信号的相位差并将其转换为脉冲信号，参考时钟一般为高稳时基，脉宽调制器14用于对所述PFD13输出的脉冲信号进行脉宽调制。与整数分频锁相环不同，小数分频锁相环的小数分频器通过∑Δ调制器来产生，PFD输出的相差是不断变化的，PFD的输出脉冲信号受脉冲宽度调制后呈现非线性，由此导致的失真被称为近端失真。由∑Δ调制器形成的远端失真能够通过环路滤波器进行滤除，然而近端失真却滤除不掉，这就增加了压控振荡器的输出频率的近端相位噪声。脉宽调制深度越深，影响越严重，一 般对4阶或更高阶调制的影响比较大。因此，亟待提供一种∑Δ控制的锁相环及其校准电路和校准方法以克服上述缺陷。 

发明内容

本发明要解决的技术问题在于提供一种∑Δ控制的锁相环及其校准电路和校准方法，其通过对所述锁相环的∑Δ调制器的输入数据进行校准补偿，从而在PFD输出端模拟PFD的理想输出和实际输出的差值对PFD的输出形成校准，进而对PFD输出因脉冲宽度调制引起的内部失真进行持续的抵消，减小相位噪声。 

为了解决上述技术问题，本发明提供了一种∑Δ控制的锁相环，其包括分频器、∑Δ调制器、PFD、脉宽调制器和校准电路。其中，所述分频器用于对压控振荡器的输出信号进行分频以产生反馈信号；所述∑Δ调制器用于根据输入命令为所述分频器提供分频因子，所述输入命令包括小数分频命令和整数分频命令；所述PFD用于比较所述分频器产生的反馈信号与参考信号的相位差以产生相位差信号并将其转换为脉冲信号；所述脉宽调制器用于对所述PFD输出的脉冲信号进行脉宽调制。所述校准电路包括存储模块、脉宽调制系数获取模块、校准脉冲幅度处理模块和第一加法器。其中，所述存储模块用于将校准脉冲幅度与脉宽调制系数对应存储，所述校准脉冲幅度根据所述鉴频鉴相器的实际输出和理想输出的差值获得；所述脉宽调制系数获取模块用于根据∑Δ调制器的输出计算脉宽调制系数；所述校准脉冲幅度处理模块用于根据所述脉宽调制系数获取模块获得的脉宽调制系数在所述存储模块中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；所述第一加法器用于对所述校准脉冲幅度处理模块生成的校准补偿值与所述小数分频命令求和。 

本发明还提供了一种∑Δ控制的锁相环的校准电路，其包括存储模块、脉宽调制系数获取模块、校准脉冲幅度处理模块和第一加法器。其中，所述存储模块用于将校准脉冲幅度与脉宽调制系数对应存储，所述校准脉冲 幅度根据所述鉴频鉴相器的实际输出和理想输出的差值获得；所述脉宽调制系数获取模块用于根据∑Δ调制器的输出计算脉宽调制系数；所述校准脉冲幅度处理模块用于根据所述脉宽调制系数获取模块获得的脉宽调制系数在所述存储模块中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；所述第一加法器用于对所述校准脉冲幅度处理模块生成的校准补偿值与所述小数分频命令求和。 

本发明还提供了一种∑Δ控制的锁相环的校准方法，其包括以下步骤：将校准脉冲幅度与脉宽调制系数对应存储；根据∑Δ调制器的输出计算脉宽调制系数；根据所述脉宽调制系数查找相应的校准脉冲幅度；根据所述相应的校准脉冲幅度生成校准补偿值；以及对所述校准补偿值与∑Δ调制器的小数分频命令求和。 

与现有技术相比，本发明的∑Δ控制的锁相环及其校准装置和校准方法通过模拟PFD的实际输出和理想输出的差值来在∑Δ调制器的输入端加入校准补偿值，从而在脉宽调制器端形成一个校准叠加，进而对PFD输出因脉冲宽度调制引起的内部失真进行持续的抵消，减小相位噪声。 

通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。 

附图说明

图1为现有的用于频率合成器的锁相环的结构框图； 

图2为本发明∑Δ控制的锁相环的一个实施例的结构框图； 

图3为图2所示∑Δ控制的锁相环的校准电路的结构框图； 

图4为图2所示∑Δ控制的锁相环的详细结构示意图； 

图5为本发明∑Δ控制的锁相环的校准方法的一个实施例的流程示意图。 

具体实施方式

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似 的元件。如上所述，本发明提供了一种∑Δ控制的锁相环及其校准电路和校准方法，其通过对所述锁相环的∑Δ调制器的输入数据进行校准补偿，从而在PFD输出端模拟理想PFD输出和实际PFD输出的差值对PFD的输出形成校准，进而对PFD输出因脉冲宽度调制引起的内部失真进行持续的抵消，减小相位噪声。 

下面将结合附图详细阐述本发明实施例的技术方案。如图2所示，本实施例的∑Δ控制的锁相环包括分频器21、∑Δ调制器22、PFD23、脉宽调制器24和校准电路25。其中，所述分频器21用于对压控振荡器(图未视)的输出信号进行分频以产生反馈信号；所述∑Δ调制器22用于根据输入命令为所述分频器21提供分频因子，所述输入命令包括小数分频命令0.F和整数分频命令N，N、F均为整数；所述PFD23用于比较所述分频器21产生的反馈信号与参考信号的相位差以产生相位差信号并将其转换为脉冲信号；所述脉宽调制器24用于对所述PFD23输出的脉冲信号进行脉宽调制。 

如图3所示，所述校准电路25包括存储模块251、脉宽调制系数获取模块252、校准脉冲幅度处理模块253和第一加法器254。其中，所述存储模块251用于将校准脉冲幅度与脉宽调制系数对应存储，所述校准脉冲幅度根据所述PFD23的实际输出和理想输出的差值获得；所述脉宽调制系数获取模块252用于根据∑Δ调制器22的输出计算脉宽调制系数；所述校准脉冲幅度处理模块253用于根据所述脉宽调制系数获取模块252获得的脉宽调制系数在所述存储模块251中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；所述第一加法器254用于对所述校准脉冲幅度处理模块253生成的校准补偿值与所述小数分频命令0.F求和。 

所述输入命令包括整数分频命令N和小数分频命令0.F，N、F均为整数。容易知道，所述输入命令还可以包括伪随机信号，也叫做抖动信号。另外，输入命令每个参考周期只能改变一次，而理想的校准过渡会更短， 实际PFD的输出脉冲的互调处理应该是在一个周期之后。 

进一步地，如图4所示，所述脉冲调制系数获取模块252包括累加器252a、积分器252b和乘法器252c。其中，所述累加器252a用于对∑Δ调制器22输出的分频因子与分频标准值N.F的差值进行累加；所述积分器252b用于对所述累加器252a的累加结果进行积分；所述乘法器252c用于根据参考信号频率与压控振荡器输出频率的关系和所述积分器252b的积分结果计算脉宽调制系数α。 

当∑Δ调制器22的量化器221的MASH累加器为零时，设置积分器252b为零，这时是非常准确的。将校准补偿值和小数分频命令0.F求和，然后作为量化器的新的输入命令。由于0≤0.F＜1，校准可能引起溢出，为处理该现象，本实施例的校准电路25还包括第二加法器255，用于对所述第一加法器254的溢出与所述整数分频命令N求和。 

图5为本发明∑Δ控制的锁相环的校准方法的一个实施例的流程示意图。如图5所示，本实施例的校准方法包括以下步骤。 

步骤S101：将校准脉冲幅度与脉宽调制系数对应存储，所述校准脉冲幅度根据所述鉴频鉴相器的实际输出和理想输出的差值获得。 

步骤S102：根据∑Δ调制器的输出计算脉宽调制系数。 

具体的，该步骤包括对所述∑Δ调制器输出的分频因子与分频标准值的差值进行累加；对累加结果进行积分；以及根据参考信号频率与压控振荡器输出频率的关系和积分结果计算脉宽调制系数。 

步骤S103：根据所述脉宽调制系数查找相应的校准脉冲幅度。 

步骤S104：根据所述相应的校准脉冲幅度生成校准补偿值。 

步骤S105：对所述校准补偿值与∑Δ调制器的小数分频命令求和。 

当所述校准补偿值与∑Δ调制器的小数分频命令求和发生溢出时，将溢出位与所述∑Δ调制器的整数分频命令求和。 

下面描述本实施例的∑Δ控制的锁相环的校准原理。首先，根据PFD的实际输出与理想输出的差值获取校准脉冲序列，并将脉冲幅值与脉宽调 制系数α对应存储在所述存储模块中。具体的，校准脉冲序列S_k的傅里叶变换是： 

$H\left(\mathrm{\ω}\right)=\underset{k=1}{\overset{3}{\mathrm{\Σ}}}{s}_k{e}^{\mathrm{j\ωk}}---\left(1\right)$

将频率和时间进行归一化： 

τ＝1 

0≤ω≤π， 

校准脉冲宽度Δt对应的理想PFD输出的傅里叶变换H_N(ω)和实际PFD输出的傅里叶变换H_U(ω)分别如下： 

$H_N\left(\mathrm{\ω}\right)=\frac{1}{\mathrm{i\ω}}(e^{\frac{1}{2}\mathrm{i\ω\α}}-e^{-\frac{1}{2}\mathrm{i\ω\α}})---\left(2\right)$

$H_U\left(\mathrm{\ω}\right)=\frac{1}{\mathrm{i\ω}}(e^{\mathrm{j\ω\α}}-1)---\left(3\right)$

H(ω)＝H_N(ω)-H_U(ω)                                    (4) 

每个脉冲宽度都与唯一的一系列校准脉冲对应，脉冲幅值通常为一定值，受硬件限制，存储在存储模块ROM251中。 

在切比雪夫(Chebyshev)模式下，0到ω_max范围内匹配50次，ω_max为最大校准角频率，通过公式(5)能够计算出校准的角频率： 

${\mathrm{\ω}}_r={\mathrm{\ω}}_{\max }\cos \left[(r-\frac{1}{2})\frac{\mathrm{\π}}{100}\right]---\left(5\right)$

其中，r表示匹配的次数。 

为了获得脉冲输出s1，s2，s3，必须获得s1，s2-s1，s3-s2，-s3，这些获得的系数必须存储在ROM中。ROM地址，即脉宽调制系数α和ROM输出{s_k}都是归一化了的。{s_k}和α只要保证6bit就可以获得很好的结果，并不需要同∑Δ调制器的小数命令一样宽。 

参考信号的频率和压控振荡器VCO的输出频率f_VCO的关系如下： 

$f_{\mathrm{VCO}}=\frac{1}{{\mathrm{\τ}}_{\mathrm{VCO}}}=\frac{N+0.F}{{\mathrm{\τ}}_{\mathrm{REF}}}---\left(6\right)$

假设锁相环是锁定的，压控振荡器是稳定的和可编程命令是不变的，那么参考信号周期为： 

在t_V(k)时刻VCO进行第k次分频，参考信号频率在t_R(k)时刻才进行第k次分频，那么参照图4就有： 

$\frac{t_V\left(k\right)}{{\mathrm{\τ}}_{\mathrm{VCO}}}=\frac{N+\mathrm{\ΔN}\left(k\right)}{1-z^{-1}}---\left(7\right)$

$\frac{t_R\left(k\right)}{{\mathrm{\τ}}_{\mathrm{VCO}}}=\frac{N+0.F}{1-z^{-1}}---\left(8\right)$

Δt(k)＝t_V(k)-t_R(k)                                (9) 

$\frac{\mathrm{\Δt}\left(k\right)}{{\mathrm{\τ}}_{\mathrm{VCO}}}=\frac{\mathrm{\ΔN}\left(k\right)-0.F}{1-z^{-1}}---\left(10\right)$

Δt(k)是在VCO周期PFD输出脉冲第k次宽度，那么ROM地址，即脉宽调制系数α＝Δt(k)/τ_REF。 

所述校准脉冲幅度处理模块253根据该脉宽调制系数在所述存储模块251中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值。参照图4，使用方程(10)能够计算出PFD的输出脉冲，对ΔN+N’-N.F积分，当量化器的MASH累加器221为零时，设置积分器251b为零，这时是非常准确的。将校准补偿值和小数分频命令0.F求和，0.F作为量化器251的新的输入命令。 

以量化器为4阶为例，其公式如下： 

ΔN(k)＝0.F(k)+e₄(k)(1-z^-1)⁴                        (11) 

ΔN(k)＝0.F(k)+e_q(k)                                (12) 

其中：量化输出ΔN是有符号数，0.F是无符号的小数命令，0≤0.F＜1，e₄是最后累加器的白噪声，e_q是以80dB/decade斜率上升的量化噪声。由于MASH量化器有理想的阶跃响应，0.F的任何改变都能很快的反应在MASH量化器的输出端，量化输出ΔN为4bit的宽度，0.F小数输入是32bit。显然，所述量化器也可以为更高阶。本发明在4阶或更高阶调制中效果明显，根据图4的模式在近端相位噪声可以改善20dB以上。 

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。 

Claims (3)

1.一种用于频率合成器的∑Δ调制器控制的锁相环，包括：

分频器，用于对压控振荡器的输出信号进行分频以产生反馈信号；

∑Δ调制器，用于根据输入命令为所述分频器提供分频因子，所述输入命令包括小数分频命令和整数分频命令；

鉴频鉴相器，用于比较所述分频器产生的反馈信号与参考信号的相位差以产生相位差信号并将其转换为脉冲信号；以及

脉宽调制器，用于对所述鉴频鉴相器输出的脉冲信号进行脉宽调制；

其特征在于，还包括校准电路，所述校准电路包括：

存储模块，用于将校准脉冲幅度与所述脉宽调制器的脉宽调制系数对应存储，所述校准脉冲幅度根据所述鉴频鉴相器的实际输出和理想输出的差值获得；

脉宽调制系数获取模块包括：

累加器，用于对∑Δ调制器输出的分频因子与分频标准值的差值进行累加；

积分器，用于对所述累加器的累加结果进行积分；

乘法器，用于根据参考信号频率与压控振荡器输出频率的关系和所述积分器的积分结果计算脉宽调制系数；

校准脉冲幅度处理模块，用于根据所述脉宽调制系数获取模块获得的脉宽调制系数在所述存储模块中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；以及加法器，

加法器包括第一加法器和第二加法器，第一加法器用于对所述校准脉冲幅度处理模块生成的校准补偿值与所述小数分频命令求和，如果产生进位，第二加法器用于将第一加法器的进位和整数分频命令相加。

2.一种∑Δ控制的锁相环的校准电路，其特征在于，包括：

存储模块，用于将校准脉冲幅度与脉宽调制器的脉宽调制系数对应存储，所述校准脉冲幅度根据鉴频鉴相器的实际输出和理想输出的差值获得；

脉宽调制系数获取模块包括：

累加器，用于对∑Δ调制器输出的分频因子与分频标准值的差值进行累加；

积分器，用于对所述累加器的累加结果进行积分；

乘法器，用于根据参考信号频率与压控振荡器输出频率的关系和所述积分器的积分结果计算脉宽调制系数；

校准脉冲幅度处理模块，用于根据所述脉宽调制系数获取模块获得的脉宽调制系数在所述存储模块中查找并调用相应的校准脉冲幅度，并根据被调用的校准脉冲幅度生成校准补偿值；以及加法器，

加法器包括第一加法器和第二加法器，用于对所述校准脉冲幅度处理模块生成的校准补偿值与小数分频命令求和，第一加法器用于对所述校准脉冲幅度处理模块生成的校准补偿值与小数分频命令求和，如果产生进位，第二加法器用于将第一加法器的进位和整数分频命令相加。

3.一种∑Δ控制的锁相环的校准方法，其特征在于，包括以下步骤：

通过鉴频鉴相器比较分频器产生的反馈信号实际输出与参考信号的相位差，将此相位差信号转换为脉冲信号；

根据所述脉冲信号获得校准脉冲幅度；

将校准脉冲幅度与脉宽调制系数对应存储；

根据∑Δ调制器的输出计算脉宽调制系数，脉宽调制系数α为在VCO周期中鉴频鉴相器输出脉冲第k次的宽度Δt(k)与参考信号周期τ_REF的比值，即α＝Δt(k)/τ_REF；

根据所述脉宽调制系数查找相应的校准脉冲幅度；

根据所述相应的校准脉冲幅度生成校准补偿值；以及

对所述校准补偿值与∑Δ调制器的小数分频命令求和；当求和结果发生溢出时，将溢出位与所述∑Δ调制器的整数分频命令求和，并将求和结果输入量化器中，作为量化器新的输入命令。

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