[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN101978480B - 多层配线、半导体装置、显示装置用基板和显示装置 - Google Patents

多层配线、半导体装置、显示装置用基板和显示装置 Download PDF

Info

Publication number
CN101978480B
CN101978480B CN2008801282440A CN200880128244A CN101978480B CN 101978480 B CN101978480 B CN 101978480B CN 2008801282440 A CN2008801282440 A CN 2008801282440A CN 200880128244 A CN200880128244 A CN 200880128244A CN 101978480 B CN101978480 B CN 101978480B
Authority
CN
China
Prior art keywords
electric conductor
substrate
distribution
conductor
connecting hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008801282440A
Other languages
English (en)
Other versions
CN101978480A (zh
Inventor
森胁弘幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101978480A publication Critical patent/CN101978480A/zh
Application granted granted Critical
Publication of CN101978480B publication Critical patent/CN101978480B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明的目的在于提供一种能够抑制由寄生电容引起的特性劣化并能够使配线层的配置面积狭小化的多层配线、半导体装置、显示装置用基板和显示装置。本发明的多层配线从基板侧起包括：第一导电体，其位于第n+1导电体层；第二导电体，其位于第n+2导电体层，且至少经第n+2导电体层的紧下方的第n+1绝缘膜的第一连接孔与位于比第n+1导电体层更靠下层的导电体电连接，并且在俯视基板主面时与第一导电体不重叠；和第三导电体，其位于第n+3导电体层，且经在俯视基板主面时与第一连接孔重叠的第n+3导电体层的紧下方的第n+2绝缘膜的第二连接孔与第二导电体电连接，并且在俯视基板主面时从第二连接孔配置到第一导电体侧。

Description

多层配线、半导体装置、显示装置用基板和显示装置
技术领域
本发明涉及多层配线、半导体装置、显示装置用基板和显示装置。更详细而言，涉及适合于便携式电话等移动设备的多层配线、半导体装置、显示装置用基板和显示装置。
背景技术
近年来，在安装有液晶显示装置、有机电致发光显示装置等显示装置的便携式电话、PDA等便携式的电子设备中，更加要求小型化和轻量化。与此相伴，对于显示装置所包括的显示装置用基板，进行用于实现非开口部的小型化，即窄边框化的开发。
此外，从能够实现薄型化、削减成本等目标出发，具备在基板上形成驱动电路等驱动必需的周边电路的全单片型的显示装置用基板的显示装置存在有增加的倾向。在具备全单片型的显示装置用基板的显示装置中，由于在显示装置用基板上形成像素驱动用的电路，周边电路的区域(边框区域)增加。对此，作为用于推进窄边框化的技术，将构成周边电路的配线多层化的多层配线正在被开发。
对于现有的显示装置用基板的结构，参照附图进行说明。图2是表示现有的显示装置用基板的截面示意图。
如图2所示，现有的显示装置用基板1100a是一种多层配线基板，其具有如下结构，即，在基板1101的一个主面侧，从基板1101侧起依次叠层有：具有沟道区域1102a和高浓度杂质区域1102b、1102c的半导体层1102；栅极绝缘膜1103；配线层1121；具有接触孔1141a、1141b的层间绝缘膜1131；配线层1122；具有通孔1142的层间绝缘膜1132；配线层1123；具有通孔1143的层间绝缘膜1133；和像素电极1105。此外，显示装置用基板1100a具有像素晶体管1110，该像素晶体管1110是包括半导体层1102、栅极绝缘膜1103和栅极电极1104而构成的顶栅型(平面型)的薄膜晶体管(TFT)，其中，该栅极电极1104是在沟道区域1102a上利用配线层1121形成的。
接触孔1141a是贯通层间绝缘膜1131和栅极绝缘膜1103，为了将位于配线层1122的下层连接配线(下层配线)1107与高浓度杂质区域1102b电连接而设置的连接孔。接触孔1141b是为了将位于配线层1122的源极配线1106与高浓度杂质区域1102c电连接而设置的连接孔。此外，通孔1142是贯通层间绝缘膜1132，为了将位于配线层1123的上层连接配线(上层配线)1108与下层连接配线1107电连接而设置的连接孔。进一步，通孔1143是贯通层间绝缘膜1133，为了将像素电极1105与上层连接配线1108电连接而设置的连接孔。
此外，作为提供以较少的工序实现多层配线化、以较小面积具有高功能的功能电路的配线基板和半导体装置的技术，公开有如下所述的配线基板(例如，参照专利文献1。)，该配线基板具有：在具有绝缘表面的基板上形成的第一配线；覆盖上述第一配线而形成的第一层间绝缘膜；在上述第一层间绝缘膜上形成的第二配线；覆盖上述第二配线而形成的第二层间绝缘膜；在上述第二层间绝缘膜上形成的第三配线；为了将上述第一配线和上述第二配线电连接而在上述第一层间绝缘膜形成的第一接触孔；和为了将上述第二配线和上述第三配线电连接而在上述第二层间绝缘膜形成的第二接触孔，上述第三配线的宽度比上述第一和第二配线的宽度宽，且上述第二配线的宽度比上述第一配线的宽度宽，且上述第二接触孔的直径或面积比上述第一接触孔的直径或面积大。
专利文献1：日本特开2005-72573号公报
发明内容
在如图2所示的现有的显示装置用基板1100a中，下层连接配线1107和上层连接配线1108在像素晶体管1110的外侧叠层。在这样的结构中，由于配线层的配置面积大，所以在非开口部h的面积大，开口率低这一方面有改善的余地。
作为用于解决上述问题的方法，考虑有在像素晶体管1110的上方叠层下层连接配线1107和上层连接配线1108的方式。此处，参照附图说明现有的显示装置用基板的变形例。图3是表示现有的显示装置用基板的变形例的截面示意图。另外，在图3中，仅对说明中使用的部件标注附图标记。
如图3所示，在作为现有的显示装置用基板的变形例的显示装置用基板1100b中，通过通孔1142将与上层连接配线1108连接的部分的下层连接配线1107向栅极电极1104侧折回，在像素晶体管1110的上方叠层下层连接配线1107和上层连接配线1108。由此，能够使配线层的配置面积狭小化，因此非开口部h的面积变小，能够提高开口率。
但是，在该方式中，下层连接配线1107和栅极电极1104重叠的区域的面积大，此外，层间绝缘膜1131形成得比较薄，因此，在下层连接配线1107和栅极电极1104之间产生大的寄生电容。由此，可能引起配线中的信号延迟、信号电压不良、消耗电力增大等起因于寄生电容的特性劣化的问题这一方面有改善的余地。
此外，在专利文献1所记载的技术中，不能通过上层配线形成细微的图案，在配线层的配置面积变大这一方面有改善的余地。
本发明是鉴于上述现状而完成的，其目的在于，提供能够抑制由寄生电容引起的特性劣化并能够使配线层的配置面积狭小化的多层配线、半导体装置、显示装置用基板和显示装置。
本发明的发明者对能够抑制由寄生电容引起的特性劣化并能够使配线层的配置面积狭小化的多层配线、半导体装置、显示装置用基板和显示装置进行各种探讨后，着眼于被多层化的配线层的配置方式。而且发现，在多层配线从基板侧起至少依次具有导电体、第一绝缘膜、第一导电体、第二绝缘膜、第二导电体、第三绝缘膜和第三导电体的方式(此处列举的各层也可以是由多个层构成的叠层体)中，如果重叠地配置第一连接孔和第二连接孔，则能够使配线层的配置面积狭小化，其中，第一连接孔形成于第一和第二绝缘膜，用于将导电体与第二导电体电连接，第二连接孔形成于第三绝缘膜，用于将第二导电体与第三导电体电连接。此外，还发现，通过不重叠地配置第一导电体与第二导电体，能够防止寄生电容的增大。进一步还发现，对于第三导电体，由于在其与第一导电体之间设置第二绝缘膜和第三绝缘膜，因此能够充分地防止在第三导电体与第一导电体之间的寄生电容的增大，如果从第二连接孔配置到第一导电体侧，则能够防止寄生电容的增大并能够使配线层的配置面积狭小化。从以上的见解想到能够出色地解决上述问题，从而完成了本发明。
即，本发明是一种多层配线，该多层配线具有在基板的一个主面侧交替地叠层有多层绝缘膜和多层导电体层的结构，其中，该多层绝缘膜分别具有连接孔，以n为任意自然数时，上述多层配线包括：第一导电体，该第一导电体位于从基板侧起的第(n+1)个的第(n+1)导电体层；第二导电体，该第二导电体位于从基板侧起的第(n+2)个的第(n+2)导电体层，且至少经第(n+2)导电体层的紧下方的第(n+1)绝缘膜的第一连接孔与位于比第(n+1)导电体层更靠下层的导电体电连接，并且在俯视基板主面时与第一导电体不重叠；和第三导电体，该第三导电体位于从基板侧起的第(n+3)个的第(n+3)导电体层，且经在俯视基板主面时与第一连接孔重叠的第(n+3)导电体层的紧下方的第(n+2)绝缘膜的第二连接孔与第二导电体电连接，并且在俯视基板主面时从第二连接孔配置到第一导电体侧。这样，第二连接孔与第一连接孔重叠，由此能够使配线层的配置面积狭小化。此外，第二导电体与第一导电体不重叠，且第三导电体从第二连接孔配置到第一导电体侧，由此能够抑制寄生电容并且能够使配线层的配置面积进一步狭小化。其结果是，能够抑制配线中的信号延迟、信号写入不良、消耗电力增大等由寄生电容引起的特性劣化，并且能够使配线层的配置面积进一步狭小化。另外，在俯视基板主面时第三导电体从第二连接孔配置到第一导电体侧，因此第三导电体和第一导电体之间的寄生电容令人担心。但是，在本发明的多层配线中，在第三导电体和第一导电体之间叠层有第(n+2)绝缘膜和第(n+1)绝缘膜，与现有的方式相比，能够抑制第三导电体和第一导电体之间的寄生电容。
作为本发明的多层配线的结构，只要以这样的构成要素为必须而形成，则既可以包括其它的构成要素，也可以不包括其它的构成要素，并无特别限定。
以下，对本发明进行详细说明。
上述导电体只要是具有导电性的部件即可，其材质并无特别限定，例如，也可以是金属、添加了杂质的半导体等。此外，导电体也可以是不同材料的叠层结构。这样，导电体既可以是配线，也可以是MOS晶体管的源极或漏极区域。
上述绝缘膜只要是以绝缘体形成的膜即可，既可以是MOS晶体管的栅极绝缘膜，也可以是设置在上下的配线层间的层间绝缘膜。此外，也可以是不同材料的叠层结构。
在本说明书中，自然数是不包括0的正整数。即，在本说明书中，n是1以上的整数。
在本说明书中，连接孔是为了将设置有该连接孔的绝缘膜的上层的导电体与紧下层的导电体电连接而设置的孔。此外，上述连接孔既可以是用于将设置有该连接孔的层间绝缘膜的上层的配线与下层的配线电连接的被称为通孔(Via hole：导通孔)的孔，也可以是用于将设置有该连接孔的层间绝缘膜的上层的配线与下层的MOS晶体管的源极或漏极区域电连接的被称为接触孔的孔。另外，在本说明书中，所谓上是离基板远的一方，另一方面，所谓下是离基板近的一方。
在本说明书中，所谓在俯视基板主面时第二导电体与第一导电体不重叠是指，虽然优选在俯视基板主面时第二导电体与第一导电体完全不重叠，但是只要在俯视基板主面时第二导电体与第一导电体实质上不重叠即可。即，在俯视基板主面时第二导电体与第一导电体只要在不发生由寄生电容引起的特性劣化的范围内，也可以重叠。
在本说明书中，所谓在俯视基板主面时第二连接孔与第一连接孔重叠是指，虽然优选在俯视基板主面时第一连接孔的全部区域与第二连接孔重叠，但是既可以在俯视基板主面时第二连接孔与第一连接孔实质上重叠，也可以在俯视基板主面时第一连接孔的至少一部分与第二连接孔重叠。
上述第三导电体也可以在俯视基板主面时与第一导电体重叠。由此，能够使配线层的配置面积进一步狭小化。
上述第三导电体也可以在俯视基板主面时与第一导电体不重叠。由此，能够进一步抑制第三导电体和第一导电体之间的寄生电容(边缘电容)，从而能够进一步抑制由寄生电容引起的特性劣化。
优选上述多层配线包括第四导电体，该第四导电体位于从基板侧起的第(n+4)个的第(n+4)导电体层，且经第三连接孔与第三导电体电连接，该第三连接孔配置在第(n+4)导电体层的紧下方的第(n+3)绝缘膜的在俯视基板主面时与第二连接孔相比更靠第一导电体的一侧。由此，能够得到上述的效果，并能够进一步叠层导电体层。另外，在第(n+3)绝缘膜的平坦性差的情况下，存在由于第(n+3)绝缘膜的图案化不良而在第三连接孔残留第(n+3)绝缘膜的残渣、发生第三导电体与第四导电体不能电连接的接触不良的问题。从抑制这样的接触不良的发生的观点出发，优选在俯视基板主面时第三连接孔与第二连接孔不重叠。
另外，虽然在俯视基板主面时第三导电体与第一导电体重叠的区域的大小只要在得到上述效果的范围内并无特别限定，但是，在包括有第四导电体的方式中，优选以能够配置第三连接孔的至少一部分的程度重叠，进一步优选以在俯视基板主面时能够配置第三连接孔的全部区域程度重叠。
上述多层配线中，第一导电体和第三导电体的电位相互不同也可以。这样，在第一导电体和第三导电体之间产生寄生电容的情况下，能够适当地使用本发明的多层配线。
此外，本发明还提供一种半导体装置，该半导体装置包括本发明的多层配线和MOS晶体管，上述第一导电体是MOS晶体管的栅极电极，上述第二导电体是至少经第一连接孔与位于比栅极电极更下层的MOS晶体管的源极或漏极区域电连接的下层配线，上述第三导电体是经第二连接孔与下层配线电连接的上层配线。本发明的半导体装置因为具备抑制由寄生电容引起的特性劣化并使配线层的配置面积狭小化的多层配线，所以能够实现小型且配线中的信号延迟、信号写入不良少、在省电力性等方面优异的高性能的半导体装置。
作为本发明的半导体装置的结构，只要以这样的构成要素为必须而形成，则既可以包括其它的构成要素，也可以不包括其它的构成要素，并无特别限定。
上述MOS晶体管也可以形成在集成电路中。由此，能够抑制由寄生电容引起的特性劣化并能够使集成电路小型化，因此，能够实现提高集成电路的集成度、且配线中的信号延迟、信号写入不良少、在省电力性等方面优异的高性能的半导体装置。
此外，本发明提供一种显示装置用基板，该显示装置用基板包括本发明的半导体装置，上述MOS晶体管是用于像素部的薄膜晶体管。由此，能够抑制由寄生电容引起的特性劣化并使像素部的非开口部狭小化，提高开口率。
此外，本发明还提供一种显示装置用基板，该显示装置用基板包括本发明的半导体装置，上述MOS晶体管是用于周边电路部的薄膜晶体管。由此，能够抑制由寄生电容引起的特性劣化并使周边电路部狭小化，实现窄边框化。因此，本发明的显示装置用基板能够合适地适用于在基板上形成有显示装置的驱动所必需的电源电路、驱动器等周边电路的全单片型的显示装置用基板。
而且，本发明还提供一种显示装置，该显示装置包括本发明的半导体装置或本发明的显示装置用基板。通过具备本发明的半导体装置或本发明的显示装置用基板，能够抑制由寄生电容引起的特性劣化并提高开口率，实现显示装置的窄边框化，因此，能够在便携式电话等移动设备中合适地使用具备本发明的半导体装置或本发明的显示装置用基板的液晶显示装置、有机电致发光显示装置等显示装置。
根据本发明的多层配线、半导体装置、显示装置用基板和显示装置，能够提供能够抑制由寄生电容引起的特性劣化并能够实现配线层的配置面积的狭小化的多层配线、半导体装置、显示装置用基板和显示装置。
具体实施方式
以下，列举实施方式，参照附图对本发明进行更详细的说明，但是，本发明并不仅限于这些实施方式。
(实施方式1)
图1是表示实施方式1的显示装置用基板的示意图，(a)是平面图，(b)是沿(a)中的X1-Y1线的截面图。
实施方式1的显示装置用基板100是适用于液晶显示装置等显示装置的显示装置用基板。如图1(a)和(b)所示，显示装置用基板100具有如下的结构，即，在基板101的一个主面侧，从基板101侧起依次叠层有半导体层102、栅极绝缘膜103、配线层121、层间绝缘膜131、配线层122、层间绝缘膜132、配线层123、层间绝缘膜133和像素电极105。半导体层102是从基板101侧起的第一个的第一导电体层，具有沟道区域102a和高浓度杂质区域102b、102c。栅极绝缘膜103是从基板101侧起的第一个的第一绝缘膜。配线层121是从基板101侧起的第二个的第二导电体层。层间绝缘膜131是从基板101侧起的第二个的第二绝缘膜，具有接触孔141a、141b。配线层122是从基板101侧起的第三个的第三导电体层。层间绝缘膜132是从基板101侧起的第三个的第三绝缘膜，具有通孔142。配线层123是从基板侧起的第四个的第四导电体层。层间绝缘膜133是从基板101侧起的第四个的第四绝缘膜，具有通孔143。像素电极105位于从基板101侧起的第五个的第五导电体层。
显示装置用基板100具有像素晶体管110，该像素晶体管110是包括半导体层102、栅极绝缘膜103和栅极电极104而构成的顶栅型(平面型)TFT，其中，栅极电极104是在沟道区域102a上由配线层121形成的。这样，像素晶体管110为单漏极结构。此外，从降低截止电流的观点出发，像素晶体管110既可以是LDD(Lihgtly Doped Dorain：轻掺杂漏)结构，也可以是GOLD(Gate Overlapped LDD：栅极重叠LDD)结构。
利用配线层121，形成有栅极电极104和栅极配线109。在显示装置用基板100中，栅极电极104对应本发明的第一导电体。此外，栅极电极104与栅极配线109电连接，栅极电极109的一部分作为栅极电极104发挥功能。这样，栅极电极104和栅极配线109通过配线层121一体地形成。另外，栅极电极104的沟道长度方向的宽度为2～5μm左右(优选为3～4μm)。另一方面，栅极配线109的宽度为5～15μm左右(优选为6～10μm)。
另外，在显示装置用基板100中，栅极电极104为在配线层121中与构成像素晶体管110的沟道区域102a相对的区域。此外，栅极配线109是用于传送扫描信号的配线，也可以是被称为栅极线、扫描线、扫描信号线等的配线。
利用配线层122，形成有下层连接配线(下层配线)107和源极配线106。在显示装置用基板100中，下层连接配线107对应本发明的第二导电体。此外，下层连接配线107经接触孔141a与像素晶体管110的漏极区域(高浓度杂质区域102b)电连接。进一步，源极配线106经接触孔141b与像素晶体管110的源极区域(高浓度杂质区域102c)电连接。
利用配线层123，形成有上层连接配线(上层配线)108。在显示装置用基板100中，上层连接配线108对应本发明的第三导电体。上层连接配线108经通孔142、下层连接配线107与像素晶体管110的漏极区域(高浓度杂质区域102b)电连接。
在显示装置用基板100中，像素电极105对应本发明的第四导电体。像素电极105经通孔143、上层连接配线108、通孔142、下层连接配线107与像素晶体管110的漏极区域(高浓度杂质区域102b)电连接。即，下层连接配线107和上层连接配线108作为像素晶体管110的漏极配线发挥功能。
接触孔141a是贯通层间绝缘膜131和栅极绝缘膜103，用于将下层连接配线107与高浓度杂质区域102b电连接的连接孔。此外，接触孔141b是用于将源极配线106与高浓度杂质区域102c电连接的连接孔。此外，通孔142是贯通层间绝缘膜132，用于将上层连接配线108与下层连接配线107电连接的连接孔。进一步，通孔143是贯通层间绝缘膜133，用于将像素电极105与上层连接配线108电连接的连接孔。另外，在显示装置用基板100中，接触孔141a对应本发明的第一连接孔，通孔142对应第一本发明的第二连接孔，通孔143对应第一本发明的第三连接孔。
在这样的显示装置用基板100中，像素晶体管110处于导通状态，即，在向栅极电极104施加电压、沟道区域102a成为能够导通的状态下，通过源极配线106传送的图像信号依次经过像素晶体管110(沟道区域102a和高浓度杂质区域102b、102c)、下层连接配线107和上层连接配线108，蓄积在像素电极105。而且，由于蓄积在像素电极105的图像信号被像素电极105以及与像素电极105电连接的下层连接配线107和上层连接配线108保持，直至像素晶体管110再次成为导通状态，所以通常栅极电极104的电位与下层连接配线107、上层连接配线108和像素电极105的电位不同。
下面说明显示装置用基板100的制造方法。
首先，准备基板101。基板101优选为透明和/或绝缘性的基板，在将显示装置用基板100用于透过型液晶显示装置的情况下，优选为透明且绝缘性的基板。基板101的材质并无特别限定，能够列举玻璃基板、石英基板、硅基板、金属板、塑料基板、柔性有机基板和在不锈钢板的表面形成有绝缘膜的基板等，从节约成本的观点出发，能够优选使用玻璃基板。
接着，形成膜厚为30～100nm(优选为40～50nm)的岛状的半导体层102。更详细而言，利用如下的方法形成半导体层102，即，在利用公知的方法(溅射法、LPCVD法、等离子体CVD法等)形成具有非晶质结构的非晶质半导体膜之后，通过光刻工序，将进行公知的结晶化处理(激光结晶化法、热结晶化法、使用镍等催化剂的热结晶化法等)得到的结晶质半导体膜图案化形成为期望的形状。半导体层102的材料并无特别限定，但是优选硅、硅锗(SiGe)合金等。
另外，在形成半导体层102之前，也可以在基板101上形成包含硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)作为基底层。由此，即使在使用玻璃基板作为基板101的情况下，也能够防止以碱金属元素为主的杂质从基板101的扩散，并且能够降低像素晶体管110的电特性的偏差。
接着，形成膜厚为30～100nm(优选为50～70nm)的栅极绝缘膜103。作为栅极绝缘膜103，能够使用利用等离子体CVD法或溅射法形成的含有硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)。另外，栅极绝缘膜103，除绝缘膜的单层结构以外，也可以是叠层有两层以上绝缘膜的结构。尤其，作为栅极绝缘膜103优选SiO2膜，在令栅极绝缘膜103为叠层结构的情况下，优选令与半导体层102相接的层为SiO2膜。由此，能够降低栅极绝缘膜103与半导体层102(优选硅层)的界面的界面能级，因此能够提高像素晶体管110的电特性。
接着，以控制像素晶体管110的阈值电压为目的，利用离子注入法，在50kV、5×1012～3×1013cm-2的条件下，在半导体层102的整个面掺杂硼(B)等杂质元素。此外，令此时半导体层102中的杂质元素的浓度为5×1016～5×1017cm-3左右。
接着，在利用溅射法形成膜厚为200～600nm(优选为300～400nm)的导电膜后，通过光刻工序将导电膜图案化形成为期望的形状，由此形成配线层121。由此，形成栅极电极104和栅极配线109。作为配线层121的材料，优选Ta、W、Ti、Mo等高熔点金属或以这些高熔点金属为主要成分的合金材料或化合物材料等。此外，作为以高熔点金属为主要成分的化合物，优选氮化物。另外，配线层121也可以是叠层有使用这些材料形成的导电膜的结构。此外，作为应对截止泄露电流的方法，也可以令像素晶体管110为双栅极结构、三栅极结构的TFT。
另外，在令像素晶体管110为LDD结构的情况下，此处，将配线层121作为掩模，利用离子注入法，在70kV、1×1013～3×1013cm-2的条件下，在半导体层102中自匹配地掺杂(低浓度掺杂)磷(P)等杂质。此外，令此时的半导体层102中的杂质元素的浓度为1×1013～3×1013cm-3左右。
接着，将配线层121作为掩模，利用离子注入法，在50kV、5×1015～1×1016cm-2的条件下，在半导体层102中自匹配地掺杂(高浓度掺杂)磷(P)等杂质。此外，令此时的半导体层102中的杂质元素的浓度为1×1019～1×1020cm-3左右。由此，形成作为漏极区域发挥功能的高浓度杂质区域102b和作为源极区域发挥功能的高浓度杂质区域102c。另外，在令像素晶体管110为LDD结构的情况下，在进行掺杂(高浓度掺杂)时，利用抗蚀剂掩盖成为LDD区域的区域，由此形成作为LDD区域发挥功能的低浓度杂质区域。然后，除去抗蚀剂。
接着，形成膜厚为0.5～1.5μm(优选为0.7～1.0μm)的层间绝缘膜131。作为层间绝缘膜131，优选为无机绝缘膜，能够使用利用等离子体CVD法或溅射法形成的含有硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)。另外，层间绝缘膜131，除绝缘膜的单层结构以外，也可以是叠层有两层以上绝缘膜的结构。尤其，作为层间绝缘膜131，优选从配线层121侧起叠层有膜厚为0.2～0.4μm的含有氢的氮化硅(SiN:H)膜和膜厚为0.4～0.6μm的SiO2膜的叠层膜。然后，对具备有经过上述工序形成的部件的基板101整体以400～450℃加热0.5～1.0小时，由此进行半导体层102的氢化和活化。此时，能够在半导体层102的氢化中有效地利用包含在氮化硅膜中的氢。然后，通过光刻工序，在层间绝缘膜131和栅极绝缘膜103形成接触孔141a、141b。由此，高浓度杂质区域102b、102c的一部分成为露出的状态。接触孔141a、141b的尺寸能够适当地设定，但是，在使接触孔141a、141b的平面形状(俯视基板101的主面时的形状)为大致方形的情况下，通常为1～3μm见方，优选为2μm见方。
接着，在利用溅射法形成膜厚为400～1000nm(优选为600～800nm)的导电膜后，通过光刻工序将导电膜图案化形成为期望的形状，由此形成配线层122。由此，形成源极配线106和下层连接配线107，源极配线106经接触孔141b与高浓度杂质区域102c电连接，并且下层连接配线107经接触孔141a与高浓度杂质区域102b电连接。此时，以在俯视基板101的主面时下层连接配线107与栅极电极104不重叠的方式，配置该下层连接配线107。然后，因为没有必要特别进行加热处理，所以配线层122能够使用低熔点的材料形成。因此，作为配线层122的材料，优选使用铝(Al)、钛(Ti)、钼(Mo)、铜(Cu)、银(Ag)等低电阻金属，或者，以这些低电阻金属为主要成分的合金材料或化合物材料等。另外，配线层122也可以是叠层有使用这些材料形成的导电膜的结构，例如，也可以是从基板101侧起依次叠层有Ti、Al和Ti的结构。这样的导电膜的叠层参考上层配线和下层配线的阻挡性、与蚀刻的相宜性、小丘(hillock)产生的防止、迁移发生的防止等进行。
接着，形成膜厚为1.0～3.0μm(优选为1.5～2.5μm)的层间绝缘膜132。层间绝缘膜132通过利用旋涂法等涂敷绝缘膜材料之后适当地进行烧制而形成。作为层间绝缘膜132的材料，优选树脂材料、旋涂玻璃材料(SOG材料)等。由此，能够使层间绝缘膜132的表面平坦化。这样，层间绝缘膜132优选为具有平坦化作用的平坦化膜。作为树脂材料，能够列举聚酰亚胺、丙烯酸树脂、聚酰胺、聚酰胺酰亚胺、BCB(苯并环丁烯)、聚对二甲苯等。尤其优选丙烯酸树脂和感光性丙烯酸树脂。另外，所谓SOG材料，是能够利用旋涂法等涂敷法形成玻璃膜(二氧化硅类皮膜)的材料，更具体而言，作为SOG材料，优选以Si-O-C键为骨架的SOG材料和以Si-C键为骨架的SOG材料等。此外，优选树脂材料和SOG材料具有感光性，由此在形成层间绝缘膜132后，仅进行曝光和显影处理即能够形成连接孔(具体为通孔142)。另外，层间绝缘膜132也可以为叠层有使用树脂材料和/或SOG材料形成的多个绝缘膜的结构。此外，层间绝缘膜132也可以是叠层有使用树脂材料和SOG材料的至少一种形成的绝缘膜(平坦化膜)、和利用CVD法、溅射法等形成的绝缘膜(例如无机绝缘膜)的结构。更具体而言，例如，也可以以提高在平坦化膜的上层形成的配线层的密着性和在蚀刻配线层时保护平坦化膜为目的，利用CVD法或溅射法在平坦化膜上形成绝缘膜(例如SiO2膜、SiN膜、SiNO膜等无机绝缘膜)。此外，层间绝缘膜132的膜厚以大于层间绝缘膜131的膜厚的方式设定。进一步，优选层间绝缘膜132的表面实质上平坦，但是也可以具有高度为500nm(优选为200nm)左右以下的台阶。在层间绝缘膜132表面具有台阶部的情况下，台阶部的曲率半径优选为大于台阶的高度，由此，在用于形成上层的配线层(具体而言，为配线层123)的蚀刻时，能够有效地抑制蚀刻残渣的产生。
然后，通过光刻工序在层间绝缘膜132形成通孔142。由此，下层连接配线107的一部分成为露出的状态。此时，通孔142以在俯视基板101的主面时与接触孔141a重叠的方式配置。通孔142的尺寸能够适当地设定，但是，在使通孔142的平面形状(俯视基板101的主面时的形状)为大致方形的情况下，通常为2～5μm见方，优选为4μm见方。
接着，在利用溅射法形成膜厚为400～1000nm(优选为600～800nm)的导电膜后，通过光刻工序将导电膜图案化形成为期望的形状，由此形成配线层123。由此，上层连接配线108以从通孔142向栅极电极104侧延伸的形状形成，并且上层连接配线108经通孔142与下层连接配线107电连接。此时，上层连接配线108以在俯视基板101的主面时隔着层间绝缘膜132和层间绝缘膜131，与栅极电极104重叠的方式配置。配线层123与配线层122同样，能够使用低熔点的材料形成。因此，作为配线层123的材料，优选使用Al、Ti、Mo、Cu、Ag等低电阻金属，或者，以这些低电阻金属为主要成分的合金材料或化合物材料等。另外，配线层123也可以是叠层有使用这些材料形成的导电膜的结构，例如，也可以是从基板101侧起依次叠层有Al和Mo的结构。
接着，形成膜厚为1.0～3.0μm(优选为1.5～2.5μm)的层间绝缘膜133。层间绝缘膜133通过利用旋涂法等涂敷绝缘膜材料之后适当地进行烧制而形成。作为层间绝缘膜133的材料，与层间绝缘膜132同样，优选树脂材料、旋涂玻璃材料(SOG材料)等。由此，能够使层间绝缘膜133的表面平坦化。这样，层间绝缘膜133优选为具有平坦化作用的平坦化膜。此外，与层间绝缘膜132的情况同样，从容易形成连接孔(具体为通孔143)的观点出发，优选树脂材料和SOG材料具有感光性。另外，层间绝缘膜133也可以为叠层有使用树脂材料和/或SOG材料形成的多个绝缘膜的结构。此外，层间绝缘膜133与层间绝缘膜132的情况同样，也可以是叠层有使用树脂材料和SOG材料的至少一种形成的绝缘膜(平坦化膜)、和利用CVD法、溅射法等形成的绝缘膜(例如无机绝缘膜)的结构。进一步，优选层间绝缘膜133的表面实质上平坦，但是与层间绝缘膜132同样，也可以具有高度为500nm(优选为200nm)左右以下的台阶，在这种情况下，台阶部的曲率半径优选为大于台阶的高度。
然后，通过光刻工序在层间绝缘膜133形成通孔143。由此，上层连接配线108的一部分成为露出的状态。此时，通孔143以与栅极电极104重叠的方式配置。通孔143的尺寸能够适当地设定，但是，在使通孔143的平面形状(俯视基板101的主面时的形状)为大致方形的情况下，通常为2～5μm见方，优选为4μm见方。
最后，在利用溅射法形成膜厚为80～120nm(优选为100～110nm)的透明导电膜后，通过光刻工序将透明导电膜图案化形成为期望的形状，由此形成像素电极105。由此，像素电极105经通孔143与上层连接配线108电连接。作为像素电极105的材料，优选氧化铟锡(ITO)。
根据本实施方式的显示装置用基板100，通过使在俯视基板101的主面时通孔142与接触孔141a重叠，能够使配线层的配置面积狭小化。由此，非开口部h的面积变小，能够提高开口率。此外，通过配置为在俯视基板101的主面时下层连接配线107与栅极电极104不重叠，且上层连接配线108从通孔142向栅极电极104侧延伸的形状，能够抑制电位不同的导电体间的寄生电容并使配线层的配置面积狭小化。其结果是，能够抑制配线中的信号延迟、信号写入不良、消耗电力增大等由寄生电容引起的特性劣化，并且能够使配线层的配置面积进一步狭小化。由此，非开口部h的面积变得更小，能够进一步提高开口率。此外，通过使在俯视基板101的主面时上层连接配线108与栅极电极104重叠，能够使配线层的配置面积进一步狭小化。由此，非开口部h的面积变得更小，能够进一步提高开口率。进一步，显示装置用基板100通过具备像素电极105，能够达到上述的效果并能够进一步叠层导电体层。
另外，在本实施方式中，也可以是上层连接配线108与栅极电极104不重叠的方式。图4是表示实施方式1的其它的显示装置用基板的截面示意图。在图4中，对在说明中不使用的部件省略其附图标记的标注。
如图4所示，在从栅极电极104至接触孔141a的距离长的情况下，也可以按照在俯视基板101主面时与位于配线层121的栅极电极104不重叠的方式，配置位于配线层123的上层连接配线108。由此，能够进一步抑制上层连接配线108与栅极电极104之间的寄生电容(边缘电容)，因此能够进一步抑制配线中的信号延迟、信号写入不良、消耗电力增大等由寄生电容引起的特性劣化，并且能够使配线层的配置面积狭小化。
(实施方式2)
图5是表示实施方式2的显示装置用基板的示意图，(a)是平面图，(b)是沿(a)中的X2-Y2线的截面图。
实施方式2的显示装置用基板200是适用于液晶显示装置等显示装置的显示装置用基板。如图5(a)和(b)所示，显示装置用基板200具有如下的结构，即，在基板201的一个主面侧，从基板201侧起依次叠层有半导体层202n、202p、栅极绝缘膜203、配线层221、层间绝缘膜231、层间绝缘膜232、配线层223、层间绝缘膜233和配线层224。半导体层202n、202p是从基板201侧起的第一个的第一导电体层。栅极绝缘膜203是从基板201侧起的第一个的第一绝缘膜。配线层221是从基板201侧起的第二个的第二导电体层。层间绝缘膜231是从基板201侧起的第二个的第二绝缘膜，具有接触孔241a、241b、241c、241d。配线层222是从基板201侧起的第三个的第三导电体层。层间绝缘膜232是从基板201侧起的第三个的第三绝缘膜，具有通孔242a、242b。配线层223是从基板201侧起的第三个的第三导电体层。层间绝缘膜233是从基板201侧起的第四个的第四绝缘膜，具有通孔243。配线层224是从基板201侧起的第四个的第四导电体层
显示装置用基板200具有CMOS晶体管211，该CMOS晶体管211包括：N沟道型薄膜晶体管(Nch-TFT)210n和P沟道型薄膜晶体管(Pch-TFT)210p。CMOS晶体管211构成周边电路部所包括的逆变电路。Nch-TFT210n包括半导体层202n、栅极绝缘膜203和在沟道区域202na上利用配线层221形成的栅极电极204n。另一方面，Pch-TFT210p包括半导体层202p、栅极绝缘膜203和在沟道区域202pa上利用配线层221形成的栅极电极204p。这样，Nch-TFT210n、Pch-TFT210p是具有单漏极结构的顶栅型(平面型)TFT。另外，从降低截止电流的观点出发，Nch-TFT210n、Pch-TFT210p既可以是LDD结构，也可以是GOLD结构。
利用配线层221，形成有栅极电极204n、204p和输入信号线209。在显示装置用基板200中，栅极电极204n、204p对应本发明的第一导电体。此外，栅极电极204n、204p通过输入信号线209电连接。这样，栅极电极204n、204p和输入信号线209通过配线层221形成为一体。另外，栅极电极204n、204p的沟道长度方向的宽度为1～10μm左右。此外，输入信号线209的宽度为1～100μm左右。
另外，在显示装置用基板200中，令栅极电极204n为在配线层221中与构成Nch-TFT210n的沟道区域202na相对的区域。此外，令栅极电极204n为在配线层221中与构成Pch-TFT210p的沟道区域202pa相对的区域。
利用配线层222，形成有下层连接配线(下层配线)206n、206p和输出信号线251。在显示装置用基板200中，下层连接配线206n、206p对应本发明的第二导电体。此外，下层连接配线206n经接触孔241a与高浓度杂质区域202nc电连接。进一步，下层连接配线206p经接触孔241d与高浓度杂质区域202pc电连接。
利用配线层223，形成有低电压电源配线(上层配线)Vss和上层连接配线(上层配线)208。在显示装置用基板200中，低电压电源配线Vss和上层连接配线208对应本发明的第三导电体。此外，低电压电源配线Vss经通孔242a、下层连接配线206n和接触孔241a与Nch-TFT210n的源极区域(高浓度杂质区域220nc)电连接。另外，低电压电源配线Vss的宽度为5～200μm左右(优选为8～100μm)。进一步，上层连接配线208经通孔242b、下层连接配线206p和接触孔241d与Pch-TFT210p的源极区域(高浓度杂质区域220pc)电连接。
利用配线层224，形成有高电压电源配线Vdd。在显示装置用基板200中，高电压电源配线Vdd对应本发明的第四导电体。此外，高电压电源配线Vdd经通孔243、上层连接配线208、通孔242b、下层连接配线206p和接触孔241d与Pch-TFT210p的源极区域(高浓度杂质区域202pc)电连接。另外，高电压电源配线Vdd的宽度为5～200μm左右(优选为8～100μm)。
Nch-TFT210n的漏极区域(高浓度杂质区域202nb)经接触孔241b与输出信号线251电连接。另外，Pch-TFT210p的漏极区域(高浓度杂质区域202pb)经接触孔241c与输出信号线251电连接。这样，Nch-TFT210n的漏极区域(高浓度杂质区域202nb)经输出信号线251与Pch-TFT210p的漏极区域(高浓度杂质区域202pb)电连接。
接触孔241a是贯通层间绝缘膜231和栅极绝缘膜203，用于将下层连接配线206n与高浓度杂质区域202nc电连接的连接孔。此外，接触孔241b和241c是贯通层间绝缘膜231和栅极绝缘膜203，用于将高浓度杂质区域202nb经输出信号线251与高浓度杂质区域202pb电连接的连接孔。此外，接触孔241d是贯通层间绝缘膜231和栅极绝缘膜203，用于将下层连接配线206p与高浓度杂质区域202pc电连接的连接孔。此外，通孔242a是贯通层间绝缘膜232，用于将低电压电源配线Vss与下层连接配线206n电连接的连接孔。进一步，通孔242b是贯通层间绝缘膜232，用于将上层连接配线208与下层连接配线206p电连接的连接孔。而且，通孔243是贯通层间绝缘膜233，用于将高电压电源配线Vdd与上层连接配线208电连接的连接孔。另外，在显示装置用基板200中，接触孔241a、241d对应本发明的第一连接孔，通孔242a、242b对应本发明的第二连接孔，通孔243对应本发明的第三连接孔。
在这样的显示装置用基板200中，根据被输入到输入信号线209的信号，Nch-TFT210n和Pch-TFT210p的任一个导通。在Nch-TFT210n为导通的状态下，从低电压电源配线Vss传送的信号依次经过下层连接配线206n、Nch-TFT210n(沟道区域202na和高浓度杂质区域202nb、202nc)和输出信号线251被传送。因此，通常，与输入信号线209电连接的栅极电极204n的电位与低电压电源配线Vss、下层连接配线206n和输出信号线251的电位不同。此外，在Pch-TFT210p为导通的状态下，从高电压电源配线Vdd传送的信号依次经过上层连接配线208、下层连接配线206p、Pch-TFT210p(沟道区域202pa和高浓度杂质区域202pb、202pc)和输出信号线251被传送。因此，通常，栅极电极204p的电位与高电压电源配线Vdd、上层连接配线208、下层连接配线206p和输出信号线251的电位不同。
下面说明配线基板200的制造方法。
首先，准备与实施方式1的基板101同样的基板201。此处，与实施方式1同样地形成基底层也可以。
接着，形成膜厚为30～100nm(优选为40～50nm)的岛状的半导体层202n、202p。更详细而言，利用如下的方法形成半导体层202n、202p，即，在利用公知的方法(溅射法、LPCVD法、等离子体CVD法等)形成具有非晶质结构的非晶质半导体膜之后，通过光刻工序，将进行公知的结晶化处理(激光结晶化法、热结晶化法、使用镍等催化剂的热结晶化法等)得到的结晶质半导体膜图案化形成为期望的形状。半导体层202n、202p的材料虽然并无特别限定，但是优选硅、硅锗(SiGe)合金等。
接着，在与实施方式1同样形成膜厚为30～100nm(优选为50～70nm)的栅极绝缘膜203之后，为了控制Nch-TFT210n、Pch-TFT210p的阈值电压，利用离子注入法，以50kV、5×1012～3×1013cm-2的条件，在半导体层202n、202p的整个面掺杂硼(B)等杂质元素。此外，令此时的半导体层202n、202p中的杂质元素的浓度为5×1016～5×1017cm-3左右。
另外，在令Nch-TFT210n为GOLD结构的情况下，此处，在利用抗蚀剂掩盖半导体层202n的沟道区域202na和半导体层202p的状态下，利用离子注入法，以70kV、1×1013～1×1014cm-2的条件，在半导体层202n中掺杂(低浓度掺杂)磷(P)等杂质元素。此外，令此时的半导体层202n中的杂质元素的浓度为1×1017～1×1018cm-3左右。然后，除去抗蚀剂。
接着，与实施方式1同样，形成膜厚为200～600nm(优选为300～400nm)的配线层221。由此，形成栅极电极204n、204p和输入信号线209。
接着，将配线层221作为掩模，利用离子注入法，以50kV、5×1015～1×1016cm-2的条件，在半导体层202n、202p中自匹配地进行掺杂(高浓度掺杂)，其中，在Nch中掺杂磷(P)，在Pch中掺杂硼(B)等杂质。此外，令此时的半导体层202n、202p中的杂质元素的浓度为1×1019～1×1020cm-3左右。由此，形成作为源极区域或漏极区域发挥功能的高浓度杂质区域202nb、202nc、202pb、202pc。另外，在令Nch-TFT210n为LDD结构的情况下，在进行高浓度掺杂之前，将配线层221作为掩模，在半导体层202n中低浓度地掺杂磷(P)等杂质，在形成作为LDD区域发挥功能的低浓度杂质区域之后，利用抗蚀剂掩盖该低浓度杂质区域。然后，在进行高浓度掺杂之后除去抗蚀剂。
接着，与实施方式1同样，形成膜厚为0.5～1.5μm(优选为0.7～1.0μm)的层间绝缘膜231，并进行半导体层202n、202p的氢化和活化。作为层间绝缘膜231，与实施方式1的层间绝缘膜131同样，优选为从配线层221侧起叠层有含有氢的氮化硅(SiN:H)膜和SiO2膜的叠层膜。然后，通过光刻工序，在层间绝缘膜231和栅极绝缘膜203形成接触孔241a、241b、241c、241d。由此，Nch-TFT210n和Pch-TFT210p源极区域和漏极区域的一部分成为露出的状态。
接着，与实施方式1同样，形成膜厚为400～1000nm(优选为600～800nm)的配线层222。由此，形成下层连接配线206n、206p和输出信号线251。此外，下层连接配线206n经接触孔241a与Nch-TFT210n的源极区域(高浓度杂质区域202nb)电连接。此时，在俯视基板201的主面时下层连接配线206n以与栅极电极204n不重叠的方式配置。此外，下层连接配线206p经接触孔241d与Pch-TFT210p的源极区域(高浓度杂质区域pc)电连接。此时，在俯视基板201的主面时下层连接配线206p以与栅极电极204p不重叠的方式配置。进一步，输出信号线251经接触孔241b与Nch-TFT210n的漏极区域(高浓度杂质区域202nb)电连接，并且，输出信号线251经接触孔241c与Pch-TFT210p的漏极区域(高浓度杂质区域202pb)电连接，由此，Nch-TFT210n与Pch-TFT210p电连接，形成CMOS晶体管211。然后，因为没有必要特别进行加热处理，所以配线层222能够使用低熔点的材料形成。因此，作为配线层222的材料，与实施方式1同样，优选使用Al、Ti、Mo、Cu、Ag等低电阻金属，或者，以这些低电阻金属为主要成分的合金材料或化合物材料等。另外，配线层222也可以是叠层有使用这些材料形成的导电膜的结构。
接着，与实施方式1同样，形成膜厚为1.0～3.0μm(优选为1.5～2.5μm)的层间绝缘膜232。层间绝缘膜232与实施方式1的层间绝缘膜132同样是具有平坦化作用的平坦化膜。此外，层间绝缘膜232的膜厚以大于层间绝缘膜231的膜厚的方式设定。然后，通过光刻工序在层间绝缘膜232形成通孔242a、242b。由此，下层连接配线206n、206p的一部分成为露出的状态。此时，通孔242a以在俯视基板201的主面时通孔242a、242b分别与接触孔241a、241d重叠的方式配置。
接着，与实施方式1同样，形成膜厚为400～1000nm(优选为600～800nm)的配线层223。由此，形成低电压电源配线Vss和上层连接配线208。此外，低电压电源配线Vss经通孔242a与下层连接配线206n电连接，并且上层连接配线208经通孔242b与下层连接配线206p电连接。此时，低电压电源配线Vss以从通孔242b向栅极电极104侧延伸的形状配置。配线层223与配线层222同样，能够使用低熔点的材料形成。因此，作为配线层223的材料，与实施方式1同样，优选使用Al、Ti、Mo、Cu、Ag等低电阻金属，或者，以这些低电阻金属为主要成分的合金材料或化合物材料。另外，配线层223也可以是叠层有使用这些材料形成的导电膜的结构。
接着，与实施方式1同样，形成膜厚为1.0～3.0μm(优选为1.5～2.0μm)的层间绝缘膜233。层间绝缘膜233与实施方式1的层间绝缘膜133同样是具有平坦化作用的平坦化膜。此外，层间绝缘膜233的膜厚以大于层间绝缘膜231的膜厚的方式设定。然后，通过光刻工序在层间绝缘膜233形成通孔243。由此，上层连接配线208的一部分成为露出的状态。此时，通孔243以在俯视基板201的主面时与栅极电极204p重叠的方式配置。
最后，在利用溅射法形成膜厚为400～1000nm(优选为600～800nm)的导电膜后，通过光刻工序将导电膜图案化形成为期望的形状，由此形成配线层224。由此，形成高电压电源配线Vdd。此外，高电压电源配线Vdd经通孔243与上层连接配线208电连接。配线层224与配线层222同样，能够使用低熔点的材料形成。因此，作为配线层224的材料，优选使用Al、Ti、Mo、Cu、Ag等低电阻金属，或者，以这些低电阻金属为主要成分的合金材料或化合物材料等。另外，配线层224也可以是叠层有使用这些材料形成的导电膜的结构。
根据本实施方式的显示装置用基板200，通过使在俯视基板201的主面时通孔242a、242b分别与接触孔241a、242d重叠，能够使配线层的配置面积狭小化。由此，周边电路部的面积变小，从而能够使实现窄边框化。此外，通过如下方式的配置，能够抑制电位不同的导电体间的寄生电容并使配线层的配置面积狭小化，即，使在俯视基板201的主面时，下层连接配线206n、206p分别与栅极电极204n、204p不重叠，且低电压电源配线Vss以从通孔242a向栅极电极204n侧延伸的形状配置，上层连接配线208从通孔242b配置到栅极电极204p侧。其结果是，能够抑制配线中的信号延迟、信号写入不良、消耗电力增大等由寄生电容引起的特性劣化，并且能够使配线层的配置面积进一步狭小化。由此，周边电路部的面积变得更小，从而能够进一步实现窄边框化。进一步，通过使在俯视基板201的主面时高电压电源配线Vss和上层连接配线208分别与栅极电极204n、204p重叠，能够使配线层的配置面积进一步狭小化。由此，周边电路部的面积进一步变小，从而能够进一步推进窄边框化。由此，本实施方式的显示装置用基板200能够合适地适用在全单片(full monolithic)型的显示装置用基板中。而且，显示装置用基板200通过具备高电压电源配线Vdd，能够达到上述的效果并能够进一步叠层配线层。
以上，在实施方式1、2中，使用显示装置用基板的像素部、周边电路部对本发明进行了说明，但是，本发明并不仅限于此，例如，也可以适用于MOS晶体管形成于集成电路的半导体装置。在这种情况下，在图5所示的显示装置用基板200中，将Nch-TFT210n和Pch-TFT210p作为集成电路所包括的MOS晶体管，对于其它的部件，与显示装置用基板200同样即可。由此，能够抑制由寄生电容引起的特性劣化并能够使集成电路小型化，因此，能够提高集成电路的集成度。此外，能够实现小型化且配线中的信号延迟、信号写入不良少、在省电力性等方面优异的高性能的半导体装置。
本申请以2008年4月25日提出的日本专利申请2008-116177号为基础，并基于巴黎条约和进入国的法规主张优先权。该申请的内容全体作为参考引入本申请中。
附图说明
图1是表示实施方式1的显示装置用基板的示意图，(a)是平面图，(b)是沿(a)中的X1-Y1线的截面图。
图2是表示现有的显示装置用基板的截面示意图。
图3是表示现有的显示装置用基板的变形例的截面示意图。
图4是表示实施方式1的其它的显示装置用基板的截面示意图。
图5是表示实施方式2的显示装置用基板的示意图，(a)是平面图，(b)是沿(a)中的X2-Y2线的截面图。
附图标记的说明
100、200、1100a、1100b  显示装置用基板
101、201、1101  基板
102、202n、202p、1102  半导体层
102a、202na、202pa、1102a  沟道区域
102b、102c、202nb、202nc、202pb、202pc、1102b、1102c  高浓度杂质区域
103、203、1103  栅极绝缘膜
104、204n、204p、1104  栅极电极
105、205、1105  像素电极
106、1106  源极配线
107、206n、206p、1107  下层连接配线(下层配线)
108、208、1108  上层连接配线(上层配线)
109  栅极配线
209  输入信号线
110、1110  像素晶体管
210n  N沟道型薄膜晶体管(Nch-TFT)
210p  P沟道型薄膜晶体管(Pch-TFT)
211  CMOS晶体管
121、122、123、221、222、223、224、1121、1122、1123  配线层
131、132、133、231、232、233、1131、1132、1133  层间绝缘膜
141a、141b、241a、241b、241c、241d、1141  接触孔
142、143、242a、242b、243、1142、1143  通孔
251  输出信号线
h    非开口部
Vdd  高电压电源配线
Vss  低电压电源配线(上层配线)

Claims (12)

1.一种多层配线，其特征在于：
其具有在基板的一个主面侧交替地叠层有多层绝缘膜和多层导电体层的结构，其中，该多层绝缘膜分别具有连接孔，
以n为1以上的整数时，该多层配线包括：
第一导电体，该第一导电体位于从基板侧起的第n+1个的第n+1导电体层；
第二导电体，该第二导电体位于从基板侧起的第n+2个的第n+2导电体层，且至少经第n+2导电体层的紧下方的第n+1绝缘膜的第一连接孔与位于比第n+1导电体层更靠下层的导电体电连接，并且在俯视基板主面时与第一导电体不重叠；和
第三导电体，该第三导电体位于从基板侧起的第n+3个的第n+3导电体层，且经在俯视基板主面时与第一连接孔重叠的第n+3导电体层的紧下方的第n+2绝缘膜的第二连接孔与第二导电体电连接，并且在俯视基板主面时从第二连接孔配置到第一导电体侧。
2.如权利要求1所述的多层配线，其特征在于：
在俯视基板主面时，所述第三导电体与第一导电体重叠。
3.如权利要求1所述的多层配线，其特征在于：
在俯视基板主面时，所述第三导电体与第一导电体不重叠。
4.如权利要求1～3中任一项所述的多层配线，其特征在于：
所述多层配线包括第四导电体，该第四导电体位于从基板侧起的第n+4个的第n+4导电体层，且经第三连接孔与第三导电体电连接，该第三连接孔配置在第n+4导电体层的紧下方的第n+3绝缘膜的在俯视基板主面时与第二连接孔相比更靠第一导电体的一侧。
5.如权利要求1～3中任一项所述的多层配线，其特征在于：
所述多层配线中，第一导电体与第三导电体的电位相互不同。
6.如权利要求4所述的多层配线，其特征在于：
所述多层配线中，第一导电体与第三导电体的电位相互不同。
7.一种半导体装置，其特征在于：
其包括权利要求1～6中任一项所述的多层配线和MOS晶体管，
所述第一导电体是MOS晶体管的栅极电极，
所述第二导电体是至少经第一连接孔与位于比栅极电极更下层的MOS晶体管的源极或漏极区域电连接的下层配线，
所述第三导电体是经第二连接孔与下层配线电连接的上层配线。
8.如权利要求7所述的半导体装置，其特征在于：
所述MOS晶体管形成在集成电路中。
9.一种显示装置用基板，其特征在于：
其包括权利要求7所述的半导体装置，
所述MOS晶体管是用于像素部的薄膜晶体管。
10.一种显示装置用基板，其特征在于：
其包括权利要求7所述的半导体装置，
所述MOS晶体管是用于周边电路部的薄膜晶体管。
11.一种显示装置，其特征在于：
其包括权利要求9或10所述的显示装置用基板。
12.一种显示装置，其特征在于：
其包括权利要求8所述的半导体装置。
CN2008801282440A 2008-04-25 2008-12-12 多层配线、半导体装置、显示装置用基板和显示装置 Expired - Fee Related CN101978480B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008116177 2008-04-25
JP2008-116177 2008-04-25
PCT/JP2008/072665 WO2009130822A1 (ja) 2008-04-25 2008-12-12 多層配線、半導体装置、表示装置用基板及び表示装置

Publications (2)

Publication Number Publication Date
CN101978480A CN101978480A (zh) 2011-02-16
CN101978480B true CN101978480B (zh) 2012-05-02

Family

ID=41216567

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801282440A Expired - Fee Related CN101978480B (zh) 2008-04-25 2008-12-12 多层配线、半导体装置、显示装置用基板和显示装置

Country Status (3)

Country Link
US (1) US8446010B2 (zh)
CN (1) CN101978480B (zh)
WO (1) WO2009130822A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5352333B2 (ja) * 2009-04-23 2013-11-27 株式会社ジャパンディスプレイ アクティブマトリクス型表示装置
CN102714138A (zh) * 2010-01-22 2012-10-03 夏普株式会社 半导体装置及其制造方法
JP2012253125A (ja) * 2011-06-01 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置及び配線基板
JP5417383B2 (ja) * 2011-06-13 2014-02-12 株式会社ジャパンディスプレイ 液晶表示装置及びその製造方法
JP6186757B2 (ja) * 2013-03-06 2017-08-30 セイコーエプソン株式会社 電気光学装置及び電子機器
KR20180079503A (ko) * 2016-12-30 2018-07-11 삼성디스플레이 주식회사 도전 패턴 및 이를 구비하는 표시 장치
TWI626497B (zh) 2017-02-15 2018-06-11 友達光電股份有限公司 主動元件陣列基板及應用其之顯示裝置
WO2018180842A1 (ja) * 2017-03-29 2018-10-04 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板の製造方法、表示装置
CN115830996A (zh) * 2019-11-12 2023-03-21 群创光电股份有限公司 显示装置
KR20210110943A (ko) * 2020-03-02 2021-09-10 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 모듈

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002890A (ja) * 1998-06-17 2000-01-07 Semiconductor Energy Lab Co Ltd 反射型半導体表示装置
JP2002110988A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
CN1855397A (zh) * 2005-04-28 2006-11-01 株式会社半导体能源研究所 薄膜晶体管及其制造方法
CN1893003A (zh) * 2005-07-08 2007-01-10 株式会社半导体能源研究所 布线衬底以及半导体装置的制造方法
JP2007005583A (ja) * 2005-06-24 2007-01-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118196A (ja) * 1997-06-13 1999-01-12 Semiconductor Energy Lab Co Ltd 半導体薄膜および半導体装置
US6861670B1 (en) * 1999-04-01 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multi-layer wiring
JP2005072573A (ja) 2003-08-05 2005-03-17 Semiconductor Energy Lab Co Ltd 配線基板及びその作製方法、並びに半導体装置及びその作製方法
JP4719054B2 (ja) * 2005-04-28 2011-07-06 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP4832185B2 (ja) * 2005-07-08 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101198127B1 (ko) * 2005-09-30 2012-11-12 엘지디스플레이 주식회사 액정표시장치와 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002890A (ja) * 1998-06-17 2000-01-07 Semiconductor Energy Lab Co Ltd 反射型半導体表示装置
JP2002110988A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
CN1855397A (zh) * 2005-04-28 2006-11-01 株式会社半导体能源研究所 薄膜晶体管及其制造方法
JP2007005583A (ja) * 2005-06-24 2007-01-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
CN1893003A (zh) * 2005-07-08 2007-01-10 株式会社半导体能源研究所 布线衬底以及半导体装置的制造方法

Also Published As

Publication number Publication date
CN101978480A (zh) 2011-02-16
WO2009130822A1 (ja) 2009-10-29
US20110037072A1 (en) 2011-02-17
US8446010B2 (en) 2013-05-21

Similar Documents

Publication Publication Date Title
CN101978480B (zh) 多层配线、半导体装置、显示装置用基板和显示装置
CN102741905B (zh) El显示面板、el显示装置及el显示面板的制造方法
US8421944B2 (en) Display device substrate, display device, and wiring substrate
JP5409024B2 (ja) 表示装置
TW200820445A (en) Display device and method of manufacturing the display device
KR102005483B1 (ko) 박막 트랜지스터 기판 및 그의 수리 방법
WO2013137045A1 (ja) 半導体装置およびその製造方法
CN102270605A (zh) 平板显示设备及其制造方法
TW200523619A (en) Liquid crystal display
KR20140076471A (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
CN102097448A (zh) 有机电致发光显示设备及其制造方法
JP2006190967A (ja) 薄膜トランジスタ表示板の製造方法
CN102934153B (zh) 显示装置用薄膜半导体装置、显示装置用薄膜半导体装置的制造方法、el显示面板及el显示装置
CN100550399C (zh) 薄膜晶体管衬底、薄膜晶体管的制造方法以及显示装置
JP4235611B2 (ja) 液晶表示装置用薄膜トランジスタアレイ基板
CN102822734A (zh) 电子基板的制造方法、液晶显示装置的制造方法、电子基板以及液晶显示装置
TW201947759A (zh) 透明顯示面板及其製造方法
JP3820743B2 (ja) アクティブマトリクス基板およびアクティブマトリクス基板の製造方法および表示装置
CN101132019A (zh) 有机发光显示设备及其制造方法
JP2005057240A (ja) 薄膜半導体素子、及び薄膜半導体素子の製造方法
CN108292685A (zh) 半导体装置和半导体装置的制造方法
JP4403354B2 (ja) 薄膜回路基板
KR102432645B1 (ko) 표시장치 및 이의 제조방법
TWI476934B (zh) 薄膜電晶體基板、其顯示器及其製造方法
CN111710301A (zh) 一种显示面板及其制备方法和修复方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120502

Termination date: 20201212

CF01 Termination of patent right due to non-payment of annual fee