CN101938274B - 集成栅极驱动电路 - Google Patents

Abstract

一种集成栅极驱动电路，包含一输出驱动电路及一稳压电路，该稳压电路用以稳定该输出驱动电路所输出的输出电压，借以消除该输出电压的涟波。

Description

集成栅极驱动电路

技术领域

本发明涉及一种液晶显示器，尤其是涉及一种液晶显示器的集成栅极驱动电路。

背景技术

液晶显示器是通过多个栅极驱动电路及源极驱动电路控制每一像素的运作以进行影像的显示。为了增加液晶显示器所显示画面的清晰度，液晶显示器的解析度快速地被提升，因而需要更多的驱动电路进行驱动，导致制造大幅提高。

请参照图1所示，显示公知液晶显示器的示意图，其中可通过将液晶显示器9的栅极驱动电路与像素矩阵91同时制作于同一衬底，借以降低制作成本，此种栅极驱动电路被称为集成栅极驱动电路(integrated gate drivercircuit)92。该集成栅极驱动电路9可由多个串接的驱动单元组成。

请参照图2a及2b所示，图2a显示该集成栅极驱动电路的驱动单元920的电路图；图2b显示该驱动单元920的运作时序图。该驱动单元920接收一输入信号Input、一第一时钟信号CK1及一第二时钟信号CK2；并产生一输出信号Output。

于第一时间区间t1，该第一时钟信号CK1同时开启该第一开关T1及该第三开关T3，此时一节点X的电压从低准位(low)转换为高准位(high)而开启该第二开关T2。由于该第二时钟信号CK2于此时间区间为低准位，该驱动单元920输出一低准位的输出信号Output。

于第二时间区间t2，该第二时钟信号CK2由低准位转换为高准位，由于此时该节点X的电位仍维持于高准位，因此该驱动单元920输出一高准位的输出信号Output，其中该输出信号Output是同时作为该驱动单元920的下一串接级的输入信号。

于第三时间区间t3，该第一时钟信号CK1再度同时开启该第一开关T1及该第三开关T3，此时该节点X及该输出信号Output的电位均转变为低准位。于一第四时间区间t4，该第二时钟信号CK2再度转换为高准位，此时该节点X的电位受到该第二开关T2的寄生电容的耦合效应而产生涟波(ripple)，并导致该输出信号Output产生涟波。

有鉴于此，有必要另提出一种集成栅极驱动电路，其具有较佳的输出驱动特性，借以避免液晶显示器的误动作。

发明内容

本发明提出一种集成栅极驱动电路，通过设置一稳压电路以消除集成栅极驱动电路所输出的输出信号的涟波。

本发明提出一种集成栅极驱动电路接收多个时钟信并包含多个串接的驱动单元，每一驱动单元包含一输入端、一输出端、一输出驱动电路以及一第一稳压电路。该输出驱动电路包含一第一开关、一第二开关及一第三开关。该第一开关具有一控制端接收一第一时钟信号、一第一端耦接该输入端及一第二端耦接一第一节点。该第二开关具有一控制端耦接该第一节点、一第一端接收一第二时钟信号及一第二端耦接该输出端。该第三开关具有一控制端接收该第一时钟信号、一第一端耦接该输出端及一第二端耦接一第一电位。该第一稳压电路包含一第四开关、一第五开关及一第六开关。该第四开关具有一第一端耦接一第二电位、一第二端耦接一第二节点及一控制端耦接该第四开关的第一端。该第五开关具有一第一端耦接该第二节点、一第二端耦接该第一电位及一控制端耦接该输出端。该第六开关具有一第一端耦接该输出端、一第二端耦接该第一电位及一控制端耦接该第二节点。

本发明另提出一种集成栅极驱动电路接收多个时钟信并包含多个相同并串接的驱动单元，每一驱动单元包含一输入端、一输出端、一输出驱动电路及一稳压电路。该输出驱动电路包含一第一开关、一第二开关及一第三开关。该第一开关具有一控制端接收一第一时钟信号、一第一端耦接该输入端及一第二端耦接一第一节点。该第二开关具有一控制端耦接该第一节点、一第一端接收一第二时钟信号及一第二端耦接该输出端。该第三开关具有一控制端接收该第一时钟信号、一第一端耦接该输出端及一第二端耦接一电压源。该稳压电路包含一第十开关、一第十一开关、一第十二开关及一第十三开关。该第十开关具有一第一端耦接该输出端、一第二端耦接该电压源及一控制端耦接一第二节点。该第十一开关具有第一端耦接该第二节点、一第二端耦接该电压源及一控制端耦接该第一节点。该第十二开关具有一第一端耦接该第二节点、一第二端耦接该驱动单元的下一级驱动单元的第一节点及一控制端耦接该第二端。该第十三开关具有一第一端耦接该第一节点、一第二端耦接该电压源及一控制端耦接该第二节点。

本发明另提出一种集成栅极驱动电路接收多个时钟信并包含多个串接的驱动单元，每一驱动单元包含一输入端、一输出端、一输出驱动电路及一平衡电容。该输出驱动电路包含一第一开关、一第二开关及一第三开关。该第一开关具有一控制端接收一第一时钟信号，一第一端耦接该输入端及一第二端耦接一节点。该第二开关具有一控制端耦接该节点，一第一端接收一第二时钟信号及一第二端耦接该输出端。该第三开关，具有一控制端接收该第一时钟信号，一第一端耦接该输出端及一第二端耦接一电压源。该平衡电容耦接于该节点及该第三开关的控制端间。

本发明另提出一种集成栅极驱动电路接收多个时钟信并包含多个串接的驱动单元，每一驱动单元包含一输出驱动电路及一第一稳压电路。该输出驱动电路具有一输出端。该第一稳压电路包含一第四开关、一第五开关及一第六开关。该第四开关具有一第一端耦接一高电位、一第二端耦接一第二节点及一控制端耦接该第四开关的第一端。该第五开关具有一第一端耦接该第二节点、一第二端耦接一低电位及一控制端耦接该输出端。该第六开关具有一第一端耦接该输出端、一第二端耦接该低电位及一控制端耦接该第二节点；其中，当该输出驱动电路的输出端电压为高准位时，该第五开关开启而该第六开关关闭以维持该输出端电压为高准位；当该输出驱动电路的输出端电压为低准位时，该第五开关关闭而该第六开关开启以维持该输出端电压为低准位。

本发明的集成栅极驱动电路中，通过设置一稳压电路以稳定该集成栅极驱动电路的输出驱动电路的输出电压，可避免液晶显示器的误动作。

附图说明

图1显示一种公知液晶显示器的示意图。

图2a显示一种公知集成栅极驱动电路的电路图。

图2b显示图2a的集成栅极驱动电路的运作时序图。

图3a显示本发明实施例的集成栅极驱动电路的方块图。

图3b显示图3a的集成栅极驱动电路的驱动单元的方块图。

图4a显示本发明一实施例的集成栅极驱动电路的驱动单元的电路图。

图4b显示图4a的驱动单元的运作时序图。

图5a显示本发明另一实施例的集成栅极驱动电路的驱动单元的电路图。

图5b显示图5a的驱动单元的运作示意图。

图6显示本发明另一实施例的集成栅极驱动电路的驱动单元的电路图。

具体实施方式

为了让本发明的上述和其他目的、特征、和优点能更明显，下文将配合所附图示，作详细说明如下。在本发明的说明中，相同的构件以相同的符号表示，在此提前说明。

请参照图3a所示，其显示本发明实施例的集成栅极驱动电路1的方块图。该集成栅极驱动电路1包含多个串接的相同驱动单元，例如图中所示的一第一驱动单元10(假设其为第一级驱动单元)、一第二驱动单元20及一第三驱动单元30等等。每一驱动单元接收一输入信号及多个时钟信号，并产生一输出信号以作为下一级驱动单元的输入信号，例如该第一驱动单元10接收两时钟信号CK1、CK2及一输入信号Sin并产生一输出信号Sout，该输出信号Sout同时作为该第二驱动单元20的输入信号Sin′；其中，这些时钟信号CK1、CK2、CK3是由一时钟产生器(未绘示)所提供，且该时钟产生器可包含或不包含在该集成栅极驱动电路1中。

接着此处以该第一驱动单元10为例说明每一驱动单元的电路图及其运作方式，且其他驱动单元与该第一驱动单元10类似。此外，在本发明说明中，高准位例如可为17伏特，低准位例如可为-10伏特，但其并非用以限制本发明。本说明中所称的开关例如可为薄膜场效应晶体管或半导体开关元件。

请参照图3b所示，该第一驱动单元10包含一输出驱动电路11及一稳压电路12，该输出驱动电路11接收两时钟信号CK1、CK2及一输入信号Sin；并输出一输出信号Sout，其中该输出信号Sout亦作为下一级驱动单元(例如第二驱动单元20)的输入信号Sin′。该稳压电路12用以稳定该输出信号Sout。该时钟信号CK1及CK2间具有一预设相位差。

请参照图4a所示，其显示该第一驱动单元10的电路图的一实施例，包含一输出驱动电路11、一第一稳压电路121及一第二稳压电路122。该输出驱动电路11包含一第一开关T1、一第二开关T2、一第三开关T3及一电容Cx。该第一开关T1的控制端接收该第一时钟信号CK1，该第一开关T1具有一第一端接收一输入信号Sin；一第二端耦接至一节点X。该第二开关T2的控制端耦接该节点X，该第二开关T2具有一第一端接收该第二时钟信号CK2。该第三开关T3的控制端耦接该第一开关T1的控制端以接收该第一时钟信号CK1，该第三开关T3具有一第一端耦接该第二开关T2的第二端；一第二端耦接于一电压源Vss，例如-10伏特的低电压源，其中该第二开关T2与该第三开关T3的连接处是作为该输出驱动电路11(该第一驱动单元10)的输出端O。该电容Cx耦接于该节点X与该输出驱动电路11的输出端O间，藉以降低该第一开关T1及该第二开关T2的寄生电容与信号间的耦合效应，然而该电容Cx亦可不予实施。

在此实施例中，该第一稳压电路121耦接于该输出驱动电路11的输出端O用以稳定该第一驱动单元10的输出信号Sout；该第二稳压电路122耦接于该输出驱动电路11的节点X用以稳定该节点X的电压。该第一稳压电路121包含一第四开关T4、一第五开关T5及一第六开关T6。该第四开关T4具有一第一端耦接于一电压源Vdd，例如17伏特的高电压源；一第二端耦接于一节点Z0，该第四开关T4的控制端耦接于其第一端。该第五开关T5的控制端耦接该输出驱动电路11的输出端O，该第五开关T5具有一第一端耦接该节点Z0；一第二端耦接至该电压源Vss。该第六开关T6的控制端耦接至该节点Z0，该第六开关T6具有一第一端耦接至该输出驱动电路11的输出端O；一第二端耦接至该电压源Vss。

该第二稳压电路122包含一第七开关T7、一第八开关T8及一第九开关T9。该第七开关T7具有一第一端耦接于该电压源Vdd；一第二端耦接于一节点ZX，该第七开关T7的控制端耦接于其第一端。该第八开关T8的控制端耦接该输出驱动电路11的节点X，该第八开关T8具有一第一端耦接该节点ZX；一第二端耦接至该电压源Vss。该第九开关T9的控制端耦接至该节点ZX，该第九开关T9具有一第一端耦接至该输出驱动电路11的节点X；一第二端耦接至该电压源Vss。

请参照图4a及4b所示，图4b为图4a的运作时序图。于第一时间区间t1，一高准位的第一时钟信号CK1同时被输入至该第一开关T1及该第三开关T3的控制端；该第一开关T1的第一端接收一高准位的输入信号Sin。此时，该第一开关T1及该第三开关T3被开启。藉此，该节点X的电压转变为高准位而开启该第八开关T8使得该节点ZX的电压转换为低准位；该输出信号Sout亦维持为低准位而关闭该第五开关T5使得该节点Z0的电压维持为高准位。

于第二时间区间t2，一高准位的第二时钟信号CK2被输入至该第二开关T2的第一端；该第一时钟信号CK1及该输入信号Sin在此时间区间转换为低准位。此时，该第一开关T1及该第三开关T3被关闭而该第二开关T2被开启。藉此，该节点X的电压仍为高准位而开启该第八开关T8使得该节点ZX的电压仍维持为低准位；该输出信号Sout转换为高准位而开启该第五开关T5使得该节点Z0的电压转换为低准位。

于第三时间区间t3，该输入信号Sin维持为低准位；该第一时钟信号CK1转换为高准位；该第二时该信号CK2转换为低准位。此时，该第一开关T1及该第三开关T3再度被开启，藉此，该节点X的电压转变为低准位而关闭该第八开关T8使得该节点ZX的电压转换为高准位；该输出信号Sout为低准位而关闭该第五开关T5使得该节点Z0的电压转换为高准位而开启该第六开关T6使得该输出信号Sout维持为低准位。

于第四时间区间t4，该输入信号Sin维持为低准位；该第一时钟信号CK1转换为低准位；该第二时该信号CK2转换为高准位。此时，该第一开关T1、该第二开关T2及该第三开关T3均被关闭。于此时间区间中，当该第二时钟信号CK2由低准位转换高准位时，该第二开关T2的寄生电容会通过耦合效应造成该节点X的电压产生浮动，进而造成该输出信号Sout的电压浮动。因此在本发明中，通过该第一稳压电路121，该输出信号Sout的电压浮动可经由该第一稳压电路121的第六开关T6维持为低准位；该节点X的电压浮动可经由该第二稳压电路122的第九开关T9维持为低准位。在本实施例中，通过设置该第一稳压电路121及/或该第二稳压电路122，可有效稳定该第一驱动单元10的输出信号Sout的电压。在一种实施例中，该第一驱动单元10仅设置该第一稳压电路121。此外，该电容Cx是用以降低该第一开关T1及该第二开关T2的寄生电容与信号间的耦合效应。

请参照图5a所示，其显示本发明的第一驱动单元的电路图的另一实施例，该第一驱动单元10′包含一输出驱动电路11及一稳压电路12′。在此实施例中，该输出驱动电路11与图4a的输出驱动电路11相同，因此于此不再赘述。该稳压电路12′耦接于该输出驱动电路11的节点X及输出端O，用以稳定该节点X及该输出端O的电压。

该稳压电路12′包含一第十开关T10、一第十一开关T11、一第十二开关T12及一第十三开关T13。该第十开关T10的控制端耦接至一节点P，该第十开关T10具有一第一端耦接该输出驱动电路11的输出端O；一第二端耦接至一电压源Vss，例如-10伏特的低电压源。该第十开关T10是用以稳定该输出驱动电路11的输出端O的电压。该第十一开关T11的控制端耦接至该输出驱动电路11的节点X；该第十一开关T11具有一第一端耦接该节点P；一第二端耦接至该电压源Vss。该第十二开关T12具有一第一端耦接该节点P；一第二端耦接至一信号源X′，其为该第一驱动单元10′的下一级驱动单元中的节点X′；以及一控制端耦接至其第二端。该第十三开关T13的控制端耦接该节点P，该第十三开关T13具有一第一端耦接该输出驱动电路11的节点X；一第二端耦接至该电压源Vss。该稳压电路12′可另包含一电容耦接于该节点P与该电压源Vss间，用以维持该节点P的电压。

请参照图5b所示，其显示图5a的第一驱动单元10′的运作示意图，其中”1”表示高准位电压；”0”表示低准位电压。于第一时间区间t1，一高准位的输入信号Sin被输入该第一开关T1的第一端；一低准位的第二时钟信号CK2被输入该第二开关T2的第一端；一高准位的第一时钟信号CK1被同时输入该第一开关T1及第三开关T3的控制端以同时开启该第一开关T1及第三开关T3。藉此，该节点X的电压转变为高准位而开启该第二开关T2及该第十一开关T11使得该节点P的电压为低准位以关闭该第十开关T10；该信号源X′于此时间区间为低准位而关闭该第十二开关T12以使该节点P的电压维持为低准位而关闭该第十三开关T13，如此该节点X的电位可维持为高准位并使该输出信号Sout维持为低准位。

于第二时间区间t2，该输入信号Sin及该第一时钟信号CK1由高准位转换为低准位；该第二时钟信号CK2由低准位转换为高准位。藉此，该第一开关T1及该第三开关T3被关闭，该节点X的电位仍维持为高准位而开启该第二开关T2以使该输出信号Sout转换为高准位；同时该第十一开关T11被开启而使得该节点P仍维持为低准位以关闭该第十开关T10；该信号源X′于此时间区间为高准位而开启该第十二开关T12以使该节点P的电压维持为低准位而关闭该第十三开关T13，如此该节点X的电位可维持为高准位并使该输出信号Sout维持为高准位。

于第三时间区间t3，该输入信号Sin仍维持为低准位；该第一时钟信号CK1转换为高准位；该第二时钟信号CK2转换为低准位。藉此，该第一开关T1及该第三开关T3再度被开启而使得该节点X的电位转换为低准位而关闭该第二开关T2及该第十一开关T11；该输出信号Sout转换为低准位。该信号源X′于此时间区间维持为高准位而开启该第十二开关T12而使得该节点P的电压转换为高准位而开启该第十三开关T13以维持该节点X的电位为低准位，同时该第十开关T10亦被开启以维持该输出信号Sout为低准位。

于第四时间区间T4，该输入信号Sin仍维持为低准位；该第一时钟信号CK1转换为低准位；该第二时钟信号CK2转换为高准位。此时，该第一开关T1、该第二开关T2及该第三开关T3均被关闭。于此时间区间中，该节点X的电位仍维持为低准位而关闭该第十一开关T11；该输出信号Sout亦维持为低准位。该信号源X′于此时间区间转换为低准位而关闭该第十二开关T12而使得该节点P的电压维持为高准位而开启该第十三开关T13以维持该节点X的电位为低准位，同时该第十开关T10亦被开启以维持该输出信号Sout为低准位。在本发明中，通过设置该稳压电路12′，该节点X的电压浮动可经由该稳压电路12′的第十三开关T13维持为低准位；该输出信号Sout的电压浮动可经由该稳压电路12′的第十开关T10维持为低准位。于本实施例中，通过设置该稳压电路12′，可有效稳定该第一驱动单元10′的输出信号Sout的输出电压。

请参照图6所示，其显示本发明的第一驱动单元的电路图的另一实施例，该第一驱动单元10″的输出驱动电路与图4a及5a的输出驱动电路11相同，于此不再赘述。本实施例中，该第二开关T2的控制端与该第三开关T3的控制端间连接一平衡电容Ct。由于该第一时钟信号CK1的准位与该第二时钟信号CK2的准位呈现相反的变化，因此该平衡电容Ct的电容值设定为恰好抵消该第一时钟信号CK1变化时由于该第一开关T1的寄生电容所产生的耦合效应及该第二时钟信号CK2变化时由于该第二开关T2的寄生电容所产生的耦合效应，藉以稳定该节点X的电压进而减少该输出信号Sout的涟波。

如前所述，由于公知集成控制端驱动电路的输出存在涟波，容易导致液晶显示器的误动作。本发明通过于集成控制端驱动电路的输出端设置稳压电路(图4a及5a)或通过设置一平衡电容(图6)，藉以消除集成栅极驱动电路所输出的输出信号的涟波。

虽然本发明已以前述实施例披露，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种更动与修改。因此本发明的保护范围当视后附的权利要求书为准。

Claims (24)

1.一种集成栅极驱动电路，接收多个时钟信号并包含多个串接的驱动单元，每一驱动单元包含：

一输入端；

一输出端；

一输出驱动电路，包含：

一第一开关，具有一控制端接收一第一时钟信号、一第一端耦接该输入端及一第二端耦接一第一节点；

一第二开关，具有一控制端耦接该第一节点、一第一端接收一第二时钟信号及一第二端耦接该输出端；及

一第三开关，具有一控制端接收该第一时钟信号、一第一端耦接该输出端及一第二端耦接一第一电位；及

一第一稳压电路，包含：

一第四开关，具有一第一端耦接一第二电位、一第二端耦接一第二节点及一控制端耦接该第四开关的第一端；

一第五开关，具有一第一端耦接该第二节点、一第二端耦接该第一电位及一控制端耦接该输出端；及

一第六开关，具有一第一端耦接该输出端、一第二端耦接该第一电位及一控制端耦接该第二节点。

2.根据权利要求1的集成栅极驱动电路，其中每一驱动单元的输出端耦接至下一级驱动单元的输入端。

3.根据权利要求1的集成栅极驱动电路，其中该驱动单元另包含一第二稳压电路耦接该第一节点。

4.根据权利要求3的集成栅极驱动电路，其中该第二稳压电路包含：

一第七开关，具有一第一端耦接该第二电位、一第二端耦接一第三节点及一控制端耦接该第七开关的第一端；

一第八开关，具有一第一端耦接该第三节点、一第二端耦接该第一电位及一控制端耦接该第一节点；及

一第九开关，具有一第一端耦接该第一节点、一第二端耦接该第一电位及一控制端耦接该第三节点。

5.根据权利要求4的集成栅极驱动电路，其中该第七至第九开关为薄膜场效应晶体管。

6.根据权利要求1的集成栅极驱动电路，其中该输出驱动电路另包含一电容耦接于该第一节点与该输出端之间。

7.根据权利要求1的集成栅极驱动电路，其中该第一至第六开关为薄膜场效应晶体管。

8.根据权利要求1的集成栅极驱动电路，其中该第一电位低于该第二电位。

9.根据权利要求1的集成栅极驱动电路，其中该第一时钟信号与该第二时钟信号间具有一相位差。

10.一种集成栅极驱动电路，接收多个时钟信并包含多个相同并串接的驱动单元，每一驱动单元包含：

一输入端；

一输出端；

一输出驱动电路，包含：

一第一开关，具有一控制端接收一第一时钟信号、一第一端耦接该输入端及一第二端耦接一第一节点；

一第二开关，具有一控制端耦接该第一节点、一第一端接收一第二时钟信号及一第二端耦接该输出端；及

一第三开关，具有一控制端接收该第一时钟信号、一第一端耦接该输出端及一第二端耦接一电压源；及

一稳压电路，包含：

一第十开关，具有一第一端耦接该输出端、一第二端耦接该电压源及一控制端耦接一第二节点；

一第十一开关，具有第一端耦接该第二节点、一第二端耦接该电压源及一控制端耦接该第一节点；

一第十二开关，具有一第一端耦接该第二节点、一第二端耦接该驱动单元的下一级驱动单元的第一节点及一控制端耦接该第二端；及

一第十三开关，具有一第一端耦接该第一节点、一第二端耦接该电压源及一控制端耦接该第二节点。

11.根据权利要求10的集成栅极驱动电路，其中该稳压电路另包含一电容耦接于该第二节点及该电压源之间。

12.根据权利要求10的集成栅极驱动电路，其中每一驱动单元的输出端耦接至下一级驱动单元的输入端。

13.根据权利要求10的集成栅极驱动电路，其中该输出驱动电路另包含一电容耦接于该第一节点与该输出端之间。

14.根据权利要求10的集成栅极驱动电路，其中该第一至第三开关及第十至第十三开关为薄膜场效应晶体管。

15.根据权利要求10的集成栅极驱动电路，其中该电压源为一低电位电压源。

16.根据权利要求10的集成栅极驱动电路，其中该第一时钟信号与该第二时钟信号间具有一相位差。

17.一种集成栅极驱动电路，接收多个时钟信并包含多个串接的驱动单元，每一驱动单元包含：

一输入端；

一输出端；

一输出驱动电路，包含；

一第一开关，具有一控制端接收一第一时钟信号，一第一端耦接该输入端及一第二端耦接一节点；

一第二开关，具有一控制端耦接该节点，一第一端接收一第二时钟信号及一第二端耦接该输出端；及

一第三开关，具有一控制端接收该第一时钟信号，一第一端耦接该输出端及一第二端耦接一电压源；及

一平衡电容，耦接于该节点及该第三开关的控制端间。

18.根据权利要求17的集成栅极驱动电路，其中该平衡电容的电容值设定为平衡该第一及第二开关的寄生电容所造成的耦合效应。

19.根据权利要求17的集成栅极驱动电路，其中每一驱动单元的输出端耦接至下一级驱动单元的输入端。

20.根据权利要求17的集成栅极驱动电路，其中该第一时钟信号与该第二时钟信号间具有一相位差。

21.一种集成栅极驱动电路，接收多个时钟信并包含多个串接的驱动单元，每一驱动单元包含：

一输出驱动电路，包含一输出端；及

一第一稳压电路，包含：

一第四开关，具有一第一端耦接一高电位、一第二端耦接一第二节点及一控制端耦接该第四开关的第一端；

一第五开关，具有一第一端耦接该第二节点、一第二端耦接一低电位及一控制端耦接该输出端；及

一第六开关，具有一第一端耦接该输出端、一第二端耦接该低电位及一控制端耦接该第二节点；

其中，当该输出驱动电路的输出端电压为高准位时，该第五开关开启而该第六开关关闭以维持该输出端电压为高准位；当该输出驱动电路的输出端电压为低准位时，该第五开关关闭而该第六开关开启以维持该输出端电压为低准位。

22.根据权利要求21的集成栅极驱动电路，其中该输出驱动电路另包含：

一输入端；

一第一开关，具有一控制端接收一第一时钟信号、一第一端耦接该输入端及一第二端耦接一第一节点；

一第二开关，具有一控制端耦接该第一节点、一第一端接收一第二时钟信号及一第二端耦接该输出端；及

一第三开关，具有一控制端接收该第一时钟信号、一第一端耦接该输出端及一第二端耦接该低电位。

23.根据权利要求22的集成栅极驱动电路，另包含一第二稳压电路，包含：

一第七开关，具有一第一端耦接该高电位、一第二端耦接一第三节点及一控制端耦接该第七开关的第一端；

一第八开关，具有一第一端耦接该第三节点、一第二端耦接该低电位及一控制端耦接该第一节点；及

一第九开关，具有一第一端耦接该第一节点、一第二端耦接该低电位及一控制端耦接该第三节点。

24.根据权利要求22的集成栅极驱动电路，其中该输出驱动电路另包含一电容耦接于该第一节点与该输出端之间。

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