CN101908007A

CN101908007A - 存储系统和计算机系统

Info

Publication number: CN101908007A
Application number: CN201010122237.9A
Authority: CN
Inventors: 近藤重雄; 成毛清实; 执行直之
Original assignee: Toshiba Corp
Current assignee: Kioxia Corp
Priority date: 2009-06-03
Filing date: 2010-03-02
Publication date: 2010-12-08
Anticipated expiration: 2030-03-02
Also published as: TW201044408A; US8533549B2; JP2010282369A; KR20100130546A; CN101908007B; US20100313101A1; TWI453750B; KR101053948B1

Abstract

本发明提供了存储系统和计算机系统。存储系统具有：存储芯片群，其分别具有按每个规定尺寸的单位区域分割管理的n个非易失性半导体存储器的芯片，上述n个芯片中的一个芯片的单位区域存储针对包含分别与上述单位区域对应的其他n-1个芯片的单位区域的群的纠错码，且每个存储上述纠错码的芯片的单位区域的位置互不相同；和访问处计算部，其在改写单位区域的数据时，将存储上述数据的纠错码的单位区域指定为改写数据的写入处，将存储有改写前的数据的单位区域指定为新纠错码的存储处。

Description

存储系统和计算机系统

相关申请的参照

本申请享受2009年6月3日申请的日本专利申请号2009-134308的优先权的利益，该日本专利申请的全部内容在本申请中引用。

技术领域

本发明涉及存储系统和计算机系统。

背景技术

作为计算机系统中采用的存储系统，搭载了NAND型闪速存储器(以下，简称为NAND存储器)等的非易失性半导体存储器的SSD(Solid StateDrive：固态硬盘)备受注目。SSD等的存储系统与磁盘装置相比，具有高速、轻量等的优点。

存储系统，一般地说，为了增大存储容量，搭载多个(例如16个、32个)NAND存储芯片(以下，简称为芯片)。各个芯片分别具有控制用于访问存储单元的列解码器、行解码器等的控制电路。该控制电路故障时，写入该芯片的数据全部无法读出。各芯片的控制电路中，不良率要求在整个存储系统容许的不良率为约1/n(n是搭载的芯片数)倍以下。在存储系统搭载的芯片数存在增加的倾向，因此可以预想，与芯片数反比例减小的每个芯片容许的不良率在今后存储系统的制造中变得益发困难。从而，希望缓和芯片单体容许的不良率。另外，在控制电路故障时，要求有挽救不能读出的数据的机制。

作为应对这些要求的对策，考虑使芯片数具有冗余性，在冗余芯片存储纠错码。但是，非易失性半导体存储器的芯片中，写入/删除次数存在限制。若将特定的芯片作为纠错码专用，则其他芯片之一在每次改写时反复进行删除、再写入，产生纠错码专用芯片显著劣化的新问题。

但是，公知有几种根据在存储元件存储的数据计算纠错码，在存储的数据中产生错误时根据预先计算的纠错码挽救产生上述错误的数据的技术。例如日本特开2007-323224号公报公开了在多个芯片形成校验位组的技术。但是，日本特开2007-323224号公报没有记载存储芯片数的冗余性及校验位(parity)的位置。另外，日本特开2001-167002号公报公开了在半导体存储元件存储与在半导体存储元件的磁盘区域存储的数据有关的纠错码的技术。另外，日本特开2000-339228号公报公开了具有存储校验位信息的专用的存储卡的技术。但是，日本特开2001-167002号公报和日本特开2000-339228号公报的技术无法抑制存储纠错码的部位的劣化。

发明内容

根据本发明的一个方式，提供一种存储系统，其特征在于，具有：存储芯片群，其分别具有按每个规定尺寸的单位区域分割管理的n个非易失性半导体存储器的芯片，上述n个芯片中的一个芯片的单位区域存储针对包含分别与上述单位区域对应的其他n-1个芯片中的单位区域的群的纠错码，且每个存储上述纠错码的芯片的单位区域的位置互不相同；和访问处计算部，其在改写单位区域的数据时，将存储上述数据的纠错码的单位区域指定为改写数据的写入处，将存储有改写前的数据的单位区域指定为新纠错码的存储处。

另外，根据本发明的一个方式，提供一种计算机系统，其特征在于具有存储系统，上述存储系统具有：存储芯片群，其分别具有按每个规定尺寸的单位区域分割管理的n个非易失性半导体存储器的芯片，上述n个芯片中的一个芯片的单位区域存储针对包含分别与上述单位区域对应的其他n-1个芯片中的单位区域的群的纠错码，且每个存储上述纠错码的芯片的单位区域的位置互不相同；和访问处计算部，其在改写单位区域的数据时，将存储上述数据的纠错码的单位区域指定为改写数据的写入处，将存储有改写前的数据的单位区域指定为新纠错码的存储处。

附图说明

图1是第1实施例的SSD的构成的示图。

图2是说明存储了数据及校验位的情形的图。

图3是说明存储了数据及校验位的情形的图。

图4是说明存储了数据及校验位的情形的图。

图5是说明芯片故障时的数据状态的图。

图6是第1实施例的数据传送装置的功能构成的说明图。

图7是说明第1实施例的SSD的写入处理时的动作的流程图。

图8是说明第1实施例的SSD的读出处理时的动作的流程图。

图9是说明第1实施例的SSD的挽救数据动作的流程图。

图10是说明第2实施例的SSD具备的NAND存储器的构成的图。

图11是说明第2实施例的SSD的备用芯片的开始使用动作的流程图。

具体实施方式

以下参照附图，详细说明本发明实施例的存储系统及计算机系统。另外，这些实施例不对本发明进行限定。

图1是表示本发明第1实施例的存储系统的构成的方框图。这里作为存储系统的一例，以SSD为例进行说明，但是本第1实施例的适用对象不限于SSD。

如图1所示，SSD1与个人电脑等的主机装置2通过SATA接口等的通信规格连接，起到主机装置2的外部存储器的功能。SSD1和主机装置2构成计算机系统。SSD1具有：存储从主机装置2请求写入的数据的非易失性存储器即NAND存储器10；控制主机装置2和NAND存储器10之间的数据传送的数据传送装置20。在SSD1从主机装置2接收的写入/读出请求中，包含写入/读出处的地址信息(例如，LBA：逻辑块寻址)和请求写入/读出的数据的尺寸。

NAND存储器10具有由多个芯片构成的一个以上的芯片组。各个芯片组各自追加一个冗余芯片。这里，NAND存储器10具有芯片a～j，在芯片a～d中追加了冗余芯片e的合计5个芯片形成芯片组10a，在芯片f～i中追加了冗余芯片j的合计5个芯片形成芯片组10b。芯片组10a、10b分别具有5芯片的存储容量，4芯片的存储容量用于存储从主机装置2请求写入的数据(以下，也简称为数据)，通过冗余芯片的追加而增加的剩余1芯片的存储容量用于存储作为数据的纠错码的校验位(parity)。

这里，若将特定的芯片作为存储校验位的专用区域，则其他芯片之一每次改写时反复进行删除、再写入，产生存储校验位的芯片比其他芯片显著劣化的问题。为了解决该问题，本第1实施例中，使存储校验位的区域动态变化。以下，具体地说明芯片组10a、10b中的数据及校验位的存储规则。另外，芯片组10a及芯片组10b具有相同构成，因此以下作为代表，仅说明芯片组10a。

芯片a～e的各自的存储区域按每个规定尺寸分割管理，即使属于同一芯片也可能不同，或是按每个规定尺寸的区域来存储数据的区域，或是存储校验位的区域。在存储校验位的区域存储的校验位比特(parity bit)，是对其他4个芯片中与该校验位比特同一位置存储的数据组成的群附加的水平校验位比特。另外，分割管理的区域是指SSD1中的删除单位即块或多个块，以下的说明中作为块进行说明。另外，存储从主机装置2写入的数据的块作为数据存储块，存储校验位的块作为校验位存储块。

图2(a)是某时刻在芯片a～e存储的数据及校验位的情况的说明图。如图示，芯片a的块a、芯片b的块b、芯片c的块c、芯片d的块d及芯片e的块e分别位于芯片a～e中的同一位置。块e存储对在块a～d存储的数据附加的校验位(所谓水平校验位)。图2(b)是在图2(a)所示的块a～d的同一位置的存储单元各自存储的数据1～4和在块e中与数据1～4同一位置的存储单元存储的数据1～4的群的校验位的说明图。另外，这里，各芯片a～f的存储单元采用可存储2比特的多值方式的存储单元。数据1的上位比特是1，下位比特是0，即″10″。同样，数据2～4分别为″00″、″11″、″01″的值。数据1～4的上位比特存在合计2个″1″，因此上位比特的校验位是″0″，下位比特也存在合计2个″1″，因此下位比特的校验位也是″0″。另外，这里校验位采用偶数校验位，但是也可采用奇数校验位。

图3是图2所示状态中，将块b存储的数据2用作为数据5的″10″改写时的变化的说明图。数据2用数据5改写时，如图3(a)左图所示，块b存储的数据2和块e存储的校验位被删除。如图3(a)右图所示，数据5写入校验位存储块即块e，对数据1、3～5重新计算的校验位写入块b。如图3(b)所示，块e存储数据5(″10″)，块b存储作为新校验位的″10″。

图4是图3所示状态中，将块d存储的数据4用作为数据6的″00″改写时的变化的说明图。数据4用数据6改写时，本次如图4(a)左图所示，块d存储的数据4和块b存储的校验位被删除。如图4(a)右图所示，数据6写入块b，而且新计算的校验位写入块d。如图4(b)所示，在块b存储数据6(″00″)，在块d存储校验位″11″。

这样，本第1实施例中，改写某块存储的数据时，存储该数据的水平校验位的块成为改写数据的写入处，存储改写前的数据的块成为新水平校验位的存储处。从而，校验位存储区域的位置在芯片间跨越地动态变化。另外，各个芯片a～f分别具有用于访问自身各自具备的存储单元的控制电路，控制电路若发生故障，则无法访问该芯片的全部存储单元。图4所示状态中具有数据存储区域即块c的芯片c不能访问时的数据状态如图5所示。如图示，校验位是″11″，其他3个数据是″10″、″00″、″10″，因此，计算在块c丢失的数据是″11″。即可以挽救故障芯片存储的数据。

数据传送装置20作为按照上述数据及校验位的存储规则进行数据传送的功能结构，如图6所示，具有：计算在校验位存储区域存储的校验位的校验位计算部21；将作为从主机装置2接收的写入/读出请求所包含的地址信息及数据尺寸所指定的逻辑地址的访问处的块和作为通过上述的存储规则而变化的物理地址的数据的存储处的块进行对应的存储位置对应信息22；根据上述存储位置对应信息22计算与访问处的块对应的数据存储处的块的访问处计算部23；挽救故障芯片存储的数据的芯片故障对应部24。另外，可以在数据传送装置20中或外的校验位计算部21、访问处计算部22、及芯片故障对应部24可访问的位置设置寄存器或小规模存储器等的存储区域，在该存储区域预先存储存储位置对应信息22。

另外，通过存储位置对应信息22使与存储数据的位置有关的逻辑地址和物理地址一一对应，因此，在存储位置对应信息22中选择了一个数据存储块时，具有上述选择的数据存储块的芯片以外的芯片中与上述选择块同一位置的块、且物理地址与逻辑地址不对应的块，相当于存储在上述选择的数据存储块存储的数据的校验位的校验位存储块。即，存储位置对应信息22虽然没有明示与每个数据存储块对应的校验位存储块，但是通过参照存储位置对应信息22，可以求出每个数据存储块的校验位存储块的物理地址。另外，存储位置对应信息22也可以明示与每个数据存储块对应的校验位存储块。

接着，参照图7～图9说明这些功能构成部的动作。图7是说明写入处理时的动作的流程图。

如图7所示，从主机装置2请求写入时，访问处计算部23参照存储位置对应信息22，求出由写入请求指定的与写入访问处的块对应的数据存储块和存储该数据存储块存储的数据的校验位的校验位存储块，将求出的校验位存储块确定为请求写入的数据的写入处(步骤S1)。而且，访问处计算部23将上述求出的数据存储块确定为新的校验位存储块(步骤S2)。在步骤S1、步骤S2确定的块存储的数据、校验位被删除。

接着，校验位计算部21根据请求写入的数据计算新的校验位(步骤S3)。数据传送装置20向步骤S1确定的写入处的块写入请求写入的数据，同时向步骤S2确定的新校验位存储块写入步骤S3计算的校验位(步骤S4)。访问处计算部23更新存储位置对应信息22(步骤S5)。具体地，访问处计算部23将存储位置对应信息22中上述写入请求指定的块所对应的数据存储块(步骤S2确定为新校验位存储块的块)变更为步骤S1确定的块。然后，写入处理的动作结束。

图8是说明读出处理时的动作的流程图。如图示，从主机装置2请求读出时，数据传送装置20参照存储位置对应信息22，求出与读出请求指定的读出访问处的块对应的数据存储块(步骤S11)。数据传送装置20从求出的块读出数据，将读出数据向主机装置2发送(步骤S12)，然后读出处理的动作结束。

步骤S12中求出的块不能访问时，执行挽救数据的数据挽救处理。图9是说明数据挽救处理的流程图。如图示，首先，芯片故障对应部24参照存储位置对应信息22，求出存储不能访问块(故障块)所存储的数据的校验位的校验位存储块(步骤S21)。芯片故障对应部24根据求出的校验位存储块存储的校验位和位于与故障块同一位置的其他芯片的数据存储块存储的数据，挽救故障块存储的数据(步骤S22)，然后数据挽救处理的动作结束。挽救的数据向主机装置2发送。

这样，对芯片组追加一个冗余芯片，即使一个芯片故障也可挽救故障芯片存储的数据，因此，可以提高整个NAND存储器10的可靠性。换言之，可以增大单个芯片要求的不良率。例如，搭载32芯片的存储系统中，作为SSD1全体的不良率必须在3200ppm以下时，若芯片不具有冗余性，则单个芯片的不良率必须在3200/32＝100ppm以下。相对地，若搭载33芯片，通过冗余性容许1芯片故障，则单个芯片的不良率可容许到大约2500ppm为止。即，可以确保整个存储系统的可靠性并缓和单个芯片要求的不良率，因此可以使存储芯片、存储系统的制造简单。

另外，由于具有多个分别具备一个冗余芯片的芯片组，因此与仅仅具有一个芯片组的情况相比，可以进一步提高整个存储系统的可靠性。

另外，虽然说明了不能访问读出处的决时执行数据挽救处理，芯片故障对应部24也可以将数据挽救处置挽救的数据存储到位于与故障块同一位置的校验位存储块，以后不再使用校验位。另外，判明芯片故障时，也可以对该芯片包含的数据存储块存储的数据执行数据挽救处置，将挽救的数据存储在位于与故障块同一位置的校验位存储块。这样，对执行了一次数据挽救处置的块不必再度执行数据挽救处置，可提高读出处理的效率。

另外，以上的说明中，说明了在校验位存储块存储水平校验位，换言之，校验位存储块相对于其他4个芯片中与该校验位存储块同一位置的块存储的各个数据组成的群进行附加。但是，只要校验位存储块可以和其他4个芯片中的校验位计算对象的各个数据存储块对应，则校验位存储块存储的校验位也可不必是同一位置的数据存储块存储的数据的校验位。

另外，以上的说明中，说明了使用偶数校验位作为纠错码，但是也可以使用奇数校验位。另外，作为纠错码，也可以不使用校验位，而使用校验和(checksum)。例如，″01″、″11″、″10″的校验和产生进位成为″110″，将取后2位的值即″10″存储到存储纠错码的块。数据挽救处置时，丢失的数据成为从存储的校验和减去剩余的数据后的值，在值成为负的值时，加上进位量成为正的值。例如若丢失″11″，则从存储的校验和″10″减去″01″及″10″。这样，虽然获得负的值″-01″，但是通过加上进位量″100″可计算丢失的值即″11″。

如上所述，按照本发明第1实施例，具有按每个块分割管理的多个芯片组成的芯片组，上述多个芯片中的一个芯片的块存储其他芯片中与上述块同一位置的块的群的纠错码，且每个存储纠错码的芯片的块互不相同，改写数据时，将存储该数据的纠错码的块指定为改写数据的写入处，将存储改写前的数据的块指定为新纠错码的存储处，因此，在数据的每次改写时都改变纠错码的存储处，从而每个芯片的改写次数均一化，且即使一个芯片不能读出，不能读出芯片存储的数据也可以根据其他芯片的数据及纠错码来挽救，因此，可以确保整个存储系统的可靠性并缓和芯片单体容许的不良率。

第2实施例中，除了第1实施例的构成外，还具有在不能访问芯片时，作为该不能访问芯片的备用而使用的冗余芯片。图10是第2实施例的SSD具有的NAND存储器的构成的说明图。另外，第2实施例的NAND存储器以外的构成与第1实施例相同，因此，这里原样使用第1实施例中采用的构成的名称及符号。另外，第2实施例的数据传送装置20的功能构成中，虽然芯片故障对应部的动作不同，但是其他功能构成与第1实施例相同，因此原样使用第1实施例中采用的功能构成的名称及符号。

如图10所示，本第2实施例的NAND存储器30除了芯片a～j外，还具有作为备用芯片的一个以上(这里是二个)的芯片k、芯片l。芯片k、芯片l在芯片a～j中的一个或二个不能访问时，开始作为不能访问芯片(故障芯片)的替代品进行使用。

接着，说明备用芯片开始使用时的动作。图11是说明开始备用芯片的使用处理的流程图。如图示，首先，芯片故障对应部24从故障芯片选择一个块(步骤S31)。然后，芯片故障对应部24参照存储位置对应信息22，判定选择的块是否是数据存储块(步骤S32)。选择的块是数据存储块时(步骤S32，是)，芯片故障对应部24在步骤S33及步骤S34执行图9所示的数据挽救处理，挽救选择的块所存储的数据。

然后，芯片故障对应部24将挽救的数据写入备用芯片中与上述选择块相同的位置(步骤S35)。然后，芯片故障对应部24更新存储位置对应信息22(步骤S36)。即，将存储位置对应信息22记述的由步骤S31选择的故障块的记述变更为步骤S35写入的备用芯片的写入处的块的记述。

另一方面，步骤S32中，选择的块不是数据存储块时(步骤S32，否)，由于选择的块是校验位存储块，因此芯片故障对应部24再度计算在该块存储的校验位(步骤S37)，将计算的校验位写入备用芯片中与由步骤S31选择的故障块相同的位置(步骤S38)。

步骤S36或步骤S38后，芯片故障对应部24判定是否从故障芯片选择了全部块(步骤S39)，未选择时(步骤S39，否)，移入步骤S31，选择一个未选择的块，已全部选择时(步骤S39，是)，开始备用芯片的使用的处理结束。

另外，也可以将芯片k、芯片l中任一个首先作为备用芯片来开始使用。

这样，按照本发明第2实施例，还具有备用芯片，属于芯片组的芯片不能访问时，将从不能访问的芯片挽救的数据存储在备用芯片，因此，与第1实施例相比，可以进一步提高整个存储系统的可靠性。由于可以比第1实施例进一步提高了整个存储系统的可靠性，因此对整个存储系统要求同等级的可靠性时，与第1实施例相比，可以进一步缓和芯片单体容许的不良率。另外，备用芯片数越多，整个存储系统的可靠性越高。

进一步的效果和变形例可以由本领域技术人员容易地导出。因此，本发明的更广泛的方式不限于以上表示且记述的特定的详细情况及代表的实施例。从而，在不脱离由所附的权利要求及其等同物定义的总发明概念的精神或范围的情况下，可以进行各种各样的变更。

Claims

1.一种存储系统，其特征在于，具有：

存储芯片群，其分别具有按每个规定尺寸的单位区域分割管理的n个非易失性半导体存储器的芯片，上述n个芯片中的一个芯片的单位区域存储针对包含分别与上述单位区域对应的其他n-1个芯片的单位区域的群的纠错码，且每个存储上述纠错码的芯片的单位区域的位置互不相同；和

访问处计算部，其在改写单位区域的数据时，将存储上述数据的纠错码的单位区域指定为改写数据的写入处，将存储有改写前的数据的单位区域指定为新纠错码的存储处。

2.权利要求1所述的存储系统，其特征在于，

上述单位区域是块或多个块。

3.权利要求1所述的存储系统，其特征在于，还具有：

芯片故障对应部，其在上述n个芯片中的一个芯片不能读出时，根据在除上述不能读出的芯片外的n-1个芯片中按每个单位区域存储的纠错码和数据，挽救上述不能读出的芯片存储的数据。

4.权利要求1所述的存储系统，其特征在于，

具有多个上述存储芯片群。

5.权利要求3所述的存储系统，其特征在于，还具有：

备用芯片，其包括上述非易失性半导体存储器的芯片；

上述芯片故障对应部在上述备用芯片存储上述挽救的数据。

6.权利要求1所述的存储系统，其特征在于，

上述纠错码是校验位。

7.权利要求1所述的存储系统，其特征在于，

上述纠错码是校验和。

8.权利要求1所述的存储系统，其特征在于，

上述非易失性半导体存储器分别是NAND型闪速存储芯片。

9.一种计算机系统，其特征在于具有存储系统，上述存储系统具有：

10.权利要求9所述的计算机系统，其特征在于，

上述单位区域是块或多个块。

11.权利要求9所述的计算机系统，其特征在于，还具有：

12.权利要求9所述的计算机系统，其特征在于，

具有多个上述存储芯片群。

13.权利要求11所述的计算机系统，其特征在于，还具有：

备用芯片，其包括上述非易失性半导体存储器的芯片；

上述芯片故障对应部在上述备用芯片存储上述挽救的数据。

14.权利要求9所述的计算机系统，其特征在于，

上述纠错码是校验位。

15.权利要求9所述的计算机系统，其特征在于，

上述纠错码是校验和。

16.权利要求9所述的计算机系统，其特征在于，

上述非易失性半导体存储器分别是NAND型闪速存储芯片。