CN101697478B - 一种全差分e类功率放大器 - Google Patents

Abstract

本发明公开了一种全差分E类功率放大器，该放大器是由Bipolar器件、CMOS器件和无源器件相结合组成的电路，即差分输入对是Bipolar器件，交叉耦合对是NMOS管，采用两级结构，第一级预放大级对输入恒包络调制信号进行预处理，使其能够满足第二级功率放大级输入端的快速开关要求，在每一级中都加入交叉耦合对结构，进一步加快开关速度，满足高频应用，并降低主开关管的宽长比。同时，差分输入也避免了二次谐波对衬底的影响，充分滤除二次及高阶偶次谐波，消除衬底耦合，使器件不易被击穿。本发明具有高功率效率，低谐波失真，低电源电压，结构简单，工作速度快，功耗低等优点。

Description

一种全差分E类功率放大器

技术领域

本发明涉及射频集成电路设计技术领域，特别是一种SiGe BiCMOS(锗化硅双极-互补金属氧化物半导体)全差分E类功率放大器。

背景技术

近年来，随着射频集成电路技术的迅速发展，日常生活中使用到了许多无线通信产品，而不断增长的低功耗，低成本和便携性要求对这些无线通信产品设计提出了更高的标准。目前，利用CMOS(互补金属氧化物半导体)工艺集成单芯片射频收发机已经有很多成功案例，但是在射频收发机前端片上集成高性能功率放大器(Power Amplifier，PA)仍然是一个巨大的挑战。由于功率放大器具有高输出功率，在整个系统中占据功耗的绝大部分，故功率放大器的功率效率就显得尤为关键，是系统性能的重要指标。而采用CMOS技术单片集成高效率功率放大器，又受到器件较低的击穿电压、较小的电流驱动能力和较高衬底损耗的影响，很难达到。功率放大器在类型上分为许多种，其中A、B、AB、C类功放为传统功放，在工作时晶体管处于放大状态，可等效为电流源，但效率一般较低；而D类、E类、F类功放为非线性功放，其中E类功放工作时晶体管可以等效为开关，且理论上具有100％的效率，可广泛应用于恒包络调制信号放大，如FM及GMSK等通信系统信号。典型的单端E类功率放大器结构如图1所示，该结构可工作在较低电源电压下。这种功率放大器调谐到利用高阶电抗网络来改变开关电压的波形，使其在开关导通时电压值和斜率均为零，从而减少功率损耗，提高功率效率。但是这种传统的一级单端结构没有办法很好地抑制二次谐波，会带来比较严重的谐波失真和耦合失真，另外一级功率放大结构的输入信号过大，从而降低功率效率。

发明内容

本发明的目是提供一种SiGe BiCMOS(锗化硅双极-互补金属氧化物半导体)全差分E类功率放大器，该功率放大器结合了Bipolar(双极型)器件和CMOS器件两者的特点，利用了SiGe BiCMOS技术的器件功率优势，具有高功率效率，低谐波失真，低电源电压，结构简单、工作速度快、功耗低等优点。

本发明所述的SiGe BiCMOS全差分E类功率放大器是由Bipolar器件、CMOS器件和无源器件相结合组成的电路，即差分输入对是Bipolar器件，交叉耦合对是N型MOS管，提供小偏置电流，旨在提高功率放大器的工作速度。

本发明的目的是这样实现的：

一种SiGe BiCMOS全差分E类功率放大器，含IN1端、IN2端、OUT1端、OUT2端、BIAS1端、BIAS2端、BIAS3端、BIAS4端、VDD端和地线GND端，IN1端和IN2端是所述SiGe BiCMOS全差分E类功率放大器的差分信号输入端，OUT1端和OUT2端是所述SiGe BiCMOS全差分E类功率放大器的差分信号输出端；本发明的SiGe BiCMOS全差分E类功率放大器还含第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4是SiGe NPN管，第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4是NMOS管，具体连接方式是：第一晶体管Q1的基极与IN1端连接，发射极与地线GND连接，集电极与第三晶体管Q3的基极连接，第二晶体管Q2的基极与IN2端连接，发射极与地线GND连接，集电极与第四晶体管Q4的基极连接，第三晶体管Q3的基极与第一晶体管Q1的集电极连接，发射极与地线GND连接，集电极与第三MOS管M3的漏极连接，第四晶体管Q4的基极与第二晶体管Q2的集电极连接，发射极与地线GND连接，集电极与第四MOS管M4的漏极连接，第一MOS管M1的栅极与第二晶体管Q2的集电极连接，源级与地线GND连接，漏极与第一晶体管Q1的集电极连接，第二MOS管M2的栅极与第一晶体管Q1的集电极连接，源级与地线GND连接，漏极与第二晶体管Q2的集电极连接，第三MOS管M3的栅极与第四晶体管Q4的集电极连接，源级与地线GND连接，漏极与第三晶体管Q3的集电极连接，第四MOS管M4的栅极与第三晶体管Q3的集电极连接，源级与地线GND连接，漏极与第四晶体管Q4的集电极连接，第一电感L1跨接在VDD端和第一晶体管Q1的集电极之间，第二电感L2跨接在VDD端和第二晶体管Q2的集电极之间，第三电感L3跨接在VDD端和第三晶体管Q3的集电极之间，第四电感L4跨接在VDD端和第四晶体管Q4的集电极之间，第五电感L5跨接在第一电容C1和第三电容C3之间，第六电感L6跨接在第二电容C2和第四电容C4之间，第一电阻R1跨接在BIAS1端和IN1端之间，第二电阻R2跨接在BIAS2端和IN2端之间，第三电阻R3跨接在BIAS3端和第三晶体管Q3的基极之间，第四电阻R4跨接在BIAS4端和第四晶体管Q4的基极之间，第一电容C1跨接在第三电感L3和地线GND之间，第二电容C2跨接在第四电感L4和地线GND之间，第三电容C3跨接在第五电感L5和OUT1端之间，第四电容C4跨接在第六电感L6和OUT2端之间，第五电容C5跨接在OUT1端和地线GND之间，第六电容C6跨接在OUT2端和地线GND之间。

本发明能够通过简单的电路结构实现对差分输入信号的二级功率放大。工作在射频频段的E类功率放大器，由于功率放大级晶体管可以等效为高速开关，若只是单纯的一级放大，为了使开关晶体管快速开关切换，输入信号摆幅必须足够大，导致输入功率相应增大，则功率放大器的重要指标——功率附加效率(Power Added Efficiency，PAE)就会因此降低，如(I)所示，

$\mathrm{PAE}=\frac{P_{\mathrm{OUT}}-P_{\mathrm{IN}}}{P_{\mathrm{DC}}}---\left(I\right)$

所以，本发明采用两级结构，充分利用E类功放的高效率特性。第一级预放大级对输入恒包络调制信号进行预处理，使其能够满足第二级功率放大级输入端的快速开关要求，在每一级中都加入交叉耦合对结构，进一步加快开关速度，满足高频应用，并降低主开关管的宽长比。同时，差分输入也避免了二次谐波对衬底的影响，充分滤除二次及高阶偶次谐波，消除衬底耦合，使器件不易被击穿。

与CMOS工艺相比，SiGe BiCMOS工艺具有更高的特征频率，典型的0.35umSiGe BiCMOS工艺具有45GHz以上的特征频率，从而能有效减少噪声。另外，SiGe BiCMOS技术能充分改善Bipolar器件的大信号性能，提高器件击穿电压，通过增加栅氧厚度和延展漏区也可以提高相应MOS器件的性能，从而特别适合于功率放大器的应用。

与传统的E类功放器相比，本发明的优点在于：现以采用0.18μm SiGeBiCMOS工艺设计的SiGe BiCMOS全差分E类功率放大器为例说明之。

(1)、工作效率高

本发明的工作效率理论值是100％，实际仿真表明，由于开关管损耗、天线非线性阻抗和电路寄生效应的影响，工作效率仍然能够达到60％，远远高于A/B/AB/C类等线性功率放大器，也高于一般的CMOS D/E/F类非线性功率放大器。

(2)、功耗低

本发明的低功耗特性用以下指标表征：本发明的SiGe BiCMOS全差分E类功率放大器的供电电压为1.8V，低于传统CMOS功率放大器的3.3V/5V供电。

(3)、抑制二次谐波，减少衬底耦合

本发明采用全差分结构，充分抑制了二次谐波对衬底的干扰，仿真表明，二次谐波抑制能力是传统单端E类功放的10倍。

附图说明

图1为现有的单端E类功率放大器电路图

图2为本发明的全差分E类功率放大器电路图

图3为本发明的全差分E类功率放大器输出功率特性曲线图

图4为本发明的全差分E类功率放大器功率附加效率(Power-addedEfficiency，PAE)指标仿真特性曲线图

具体实施方式

本发明的技术方案就是具体的实施例，这里就不再赘述实施例。下面详尽描述本发明工作过程。

参阅图2，BIAS1端和BIAS2端偏置在1.2V，BIAS3端和BIAS4端偏置在800mV，通过合理调整偏置电阻使预放大级和功率放大级中晶体管分别偏置在放大区和饱和区边界，恒包络输入信号通过IN1端和IN2端差分输入，经过预放大后从第一晶体管Q1的集电极和第二晶体管Q2的集电极输出，形成快速开关的近似尖峰脉冲信号，驱动功率放大级的差分输入端，并经过功率放大后从OUT1端和OUT2端输出到天线。在预放大级工作时，第一晶体管Q1和第二晶体管Q2可等效为开关，当开关断开时，集电极电流为0，开关闭合时，晶体管可等效为导通电阻Ron，IN1端为正时，IN2端反相为负，第一晶体管Q1导通，第二晶体管Q2关闭，同时由于第二晶体管Q2集电极为高电平，所以第一MOS管M1导通，第MOS管M2截止，这样加速了第一晶体管Q1进入放大区，反之同理，交叉耦合对第一MOS管M1和第MOS管M2提高了开关速度，进一步降低了器件尺寸。在功率放大级工作时，第三晶体管Q3、第四晶体管Q4、第三MOS管M3、第四MOS管M4工作原理类似预放大级L1中的第一晶体管Q1、第二晶体管Q2、第一MOS管M1、第MOS管M2，第三MOS管M3和第四MOS管M4组成交叉耦合对，第一电容C1、第三电容C2和第五电感L5的一部分组成OUT1端前的E类功率放大器谐振主电路，第二电容C2、第四电容C4和第六电感L6的一部分组成OUT2端前的E类功率放大器谐振主电路，它们的值可以根据经典公式推导：

L_5，6＝QR/ω                           (II)

$C_{\mathrm{1,2}}=\frac{1}{\mathrm{\ωR}({\mathrm{\π}}^2/4+1)(\mathrm{\ω}/2)}---\left(\mathrm{III}\right)$

C_3，4＝C₁(5.477/Q)(1+1.42/Q-2.08)      (IV)

其中Q为负载值，R为优化负载电阻值。第五电容C5和第五电感L5的一部分将OUT1端的天线负载下变换到优化负载电阻值，第六电容C6和第六电感L6的一部分将OUT2端的天线负载下变换到优化负载电阻值，最终在OUT1端和OUT2端输出差分功率信号。

本发明的SiGe BiCMOS全差分E类功率放大器的两级输出功率特性曲线见图3，可以看出，输出功率1dB压缩点高达25dBm。

输出端功率附件增益PAE随振荡频率变化曲线见图4。

整个设计的所有器件尺寸见表1。

表1

器件名	尺寸	器件名	尺寸
				Q1	0.48um*20um*100	L1	2.1nH
Q2	0.48um*20um*100	L2	2.1nH
				Q3	0.48um*20um*460	L3	6.2nH
Q4	0.48um*20um*460	L4	6.2nH
				M1	400um/0.4um	L5	1.68nH
M2	400um/0.4um	L6	1.68nH
				M3	1200um/0.4um	C1	7.6pF
M4	1200um/0.4um	C2	7.6pF
				R1	6.5Kohm	C3	4.9pF
R2	6.5Kohm	C4	4.9pF
				R3	2.4Kohm	C5	7.1pF
R4	2.4Kohm	C6	7.1pF

在整个SiGe BiCMOS全差分E类功率放大器中，充分利用了SiGe BiCMOS的技术特点：用Bipolar NPN管作为输入管代替了传统MOS管作为输入级，用NMOS管作为差分耦合对，减小了器件尺寸，节省了芯片面积。

本发明的SiGe BiCMOS全差分E类功率放大器广泛适于FM、GMSK信号调制，可以应用于GSM系统及RFID系统等应用。

Claims (1)

1.一种SiGe BiCMOS全差分E类功率放大器，含IN1端、IN2端、OUT1端、OUT2端、BIAS1端、BIAS2端、BIAS3端、BIAS4端、VDD端和地线GND端，IN1端和IN2端为差分信号输入端，OUT1端和OUT2端为差分信号输出端，其特征在于该功率放大器还含第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电感L1、第二电感L2、第三电感L3、第四电感L4、第五电感L5、第六电感L6、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5及第六电容C6；第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4是SiGe NPN管；第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4是NMOS管；其具体连接方式为：第一晶体管Q1的基极与IN1端连接、发射极与地线GND连接、集电极与第三晶体管Q3的基极连接；第二晶体管Q2的基极与IN2端连接、发射极与地线GND连接、集电极与第四晶体管Q4的基极连接；第三晶体管Q3的基极与第一晶体管Q1的集电极连接、发射极与地线GND连接、集电极与第三MOS管M3的漏极连接；第四晶体管Q4的基极与第二晶体管Q2的集电极连接、发射极与地线GND连接、集电极与第四MOS管M4的漏极连接；第一MOS管M1的栅极与第二晶体管Q2的集电极连接、源级与地线GND连接、漏极与第一晶体管Q1的集电极连接；第二MOS管M2的栅极与第一晶体管Q1的集电极连接、源级与地线GND连接、漏极与第二晶体管Q2的集电极连接；第三MOS管M3的栅极与第四晶体管Q4的集电极连接、源级与地线GND连接、漏极与第三晶体管Q3的集电极连接；第四MOS管M4的栅极与第三晶体管Q3的集电极连接、源级与地线GND连接、漏极与第四晶体管Q4的集电极连接；第一电感L1的一端与VDD端连接、另一端与第一晶体管Q1的集电极连接；第二电感L2的一端与VDD端连接、另一端与第二晶体管Q2的集电极连接；第三电感L3的一端与VDD端连接、另一端与第三晶体管Q3的集电极连接；第四电感L4的一端与VDD端连接、另一端与第四晶体管Q4的集电极连接；第五电感L5的一端与第一电容C1的一端连接、另一端与第三电容C3的一端连接；第六电感L6的一端与第二电容C2的一端连接、另一端与第四电容C4的一端连接；第一电阻R1的一端与BIAS1端连接、另一端与IN1端连接；第二电阻R2的一端与BIAS2端连接、另一端与IN2端连接；第三电阻R3的一端与BIAS3端连接、另一端与第三晶体管Q3的基极连接；第四电阻R4的一端与BIAS4端连接、另一端与第四晶体管Q4的基极连接；第一电容C1的另一端连接在电容C5的一端和地线GND之间；第二电容C2的另一端连接在电容C6的一端和地线GND之间；第三电容C3的另一端与OUT1端连接；第四电容C4的另一端与OUT2端连接；第五电容C5的另一端与OUT1端连接；第六电容C6的另一端与OUT2端连接。

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