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CN101677092B - 芯片封装结构 - Google Patents

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CN101677092B CN2008102131789A CN200810213178A CN101677092B CN 101677092 B CN101677092 B CN 101677092B CN 2008102131789 A CN2008102131789 A CN 2008102131789A CN 200810213178 A CN200810213178 A CN 200810213178A CN 101677092 B CN101677092 B CN 101677092B
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Abstract

一种芯片封装结构包括一基板、至少一芯片、多个导脚、一散热组件、一封装胶体与至少一绝缘片。芯片配置于基板上。导脚与基板电性连接。封装胶体包覆芯片、基板与部分导脚，并具有一顶面。散热组件配置于封装胶体的顶面上。绝缘片配置于散热组件与至少一导脚之间且具有一弯折线，弯折线将绝缘片区分为一本体以及由本体延伸而出的一弯折部，本体配置于封装胶体上。

Description

芯片封装结构
技术领域
本发明是有关于一种芯片封装结构，且特别是有关于一种具有高电压防护的芯片封装结构。
背景技术
在设计需高电压输入的芯片封装结构(例如负责控制电源的电源模块或控制马达驱动的IGBT模块)时，为符合安全规格(例如：UL Standard)的规范及确保封装结构的正常运作，通常需考量封装结构的电压输入端(例如：导脚)与金属材(例如：散热组件)之间的沿面距离(creepage distance)以及空间距离(clearancedistance)，以避免导脚与散热组件之间导通而导致电性短路，及防止由导脚输入的瞬间高电压直接跳越至低压端(即散热组件)，而危害使用者安全。
图1绘示传统的芯片封装结构的剖面图。请参照图1，传统的芯片封装结构100是采用具有特殊外型的散热鳍片110来增加散热鳍片110与导脚120之间的空间距离D1。具体而言，散热鳍片110具有与封装胶体140相连的一颈缩部112，而颈缩部112可以加大散热鳍片110与导脚120之间的空间距离D1。此外，封装胶体140的邻近散热鳍片110的一表面144具有多个沟槽142，而沟槽142有助于增加散热鳍片110与导脚120之间的沿面距离D2。
然而，具有特殊外型的散热鳍片110需使用特殊设计的模具才可制得，因此，散热鳍片110的制作成本较高。此外，在设计位于封装胶体140内部的构件(如焊线150、芯片160、基板130以及部分导脚120)时，前述构件的位置需避开沟槽142，以避免沟槽142暴露出前述构件，故前述构件的设计自由度较小。
另外，美国发明专利第5,672,910号揭示利用覆盖于散热片的平板型绝缘片来增加沿面距离及空间距离，但平板型绝缘片过长会影响散热片的对流且增加封装结构的体积；而美国发明专利第5,698,899号、日本公开专利06-061375号公报及日本公开专利2000-236047号公报揭示的封装结构，均无法有效增加沿面距离及空间距离。
发明内容
本发明提出一种芯片封装结构，可有效增加导脚与散热组件之间的沿面距离以及空间距离，使封装结构可耐高电压及符合安全规格。
本发明提出一种芯片封装结构包括一基板、至少一芯片、多个导脚、一散热组件、一封装胶体以及至少一绝缘片。芯片配置于基板上。导脚与基板电性连接。封装胶体包覆芯片、基板与部分的导脚，并具有一顶面。散热组件配置于封装胶体的顶面上。绝缘片配置于散热组件与至少一导脚之间且具有一弯折线，弯折线将绝缘片区分为一本体以及由本体延伸而出的一第一弯折部，其中本体配置于封装胶体的与散热组件相邻的顶面上，且该绝缘片与该些导脚彼此分离。
在本发明的一实施例中，绝缘片还具有由本体延伸而出的一第二弯折部，且第二弯折部的延伸方向相同于第一弯折部的延伸方向。
在本发明的一实施例中，绝缘片还具有由本体延伸而出的一第二弯折部，且第二弯折部的延伸方向相反于第一弯折部的延伸方向。
在本发明的一实施例中，第一弯折部为一弧形结构。
在本发明的一实施例中，位于封装胶体外的导脚设置于封装胶体与绝缘片的第一弯折部之间。
在本发明的一实施例中，绝缘片的材质为选自塑料、陶瓷、玻璃及硅胶所组的族群的其中一种。
在本发明的一实施例中，芯片封装结构还包括一黏着层，黏着层配置于绝缘片与封装胶体之间。
在本发明的一实施例中，芯片封装结构还包括一固定组件，固定组件贯穿绝缘片并插入封装胶体中，固定组件包括螺丝或插销。
在本发明的一实施例中，绝缘片还具有一第一嵌合部，封装胶体具有一第二嵌合部，且第一嵌合部与第二嵌合部相互嵌合。
在本发明的一实施例中，封装胶体的顶面具有一凸部及一凹部，散热组件连接于凸部，绝缘片的本体容置于凹部内。
在本发明的一实施例中，封装胶体具有相对于顶面的一底面以及连接顶面与底面的至少一侧壁，各导脚的一端位于封装胶体内部，另一端由侧壁延伸而出。
在本发明的一实施例中，基板可为印刷线路基板、覆铜陶瓷基板、覆铝陶瓷基板或绝缘金属基板。
在本发明的一实施例中，基板及导脚组成一导线架(lead Frame)。
本发明提出一种芯片封装结构，包括一基板、至少一芯片、一散热组件、一封装胶体、多个导脚以及至少一绝缘凸块。芯片配置于基板上。封装胶体包覆芯片与基板，并具有一第一顶面、相对于该第一顶面的一第一底面以及连接该第一顶面与该第一底面的至少一侧壁。散热组件配置于封装胶体的第一顶面上。绝缘凸块配置于侧壁上，绝缘凸块具有朝向远离散热组件的方向的一第二底面。导脚与基板电性连接，导脚具有一主体部以及一外延弯折部，主体部的一端配置于封装胶体内部，而主体部的另一端朝向侧壁延伸至绝缘凸块中，且在绝缘凸块中与对应的外延弯折部连接。外延弯折部从绝缘凸块内部朝向第二底面的方向延伸，并自第二底面延伸而出。
在本发明的一实施例中，绝缘凸块的第二底面与封装胶体的第一底面齐平。
在本发明的一实施例中，封装胶体与绝缘凸块为二次成形结构。
在本发明的一实施例中，封装胶体与绝缘凸块的材质相同。
在本发明的一实施例中，绝缘凸块的材质包括塑料、陶瓷或玻璃。
本发明的芯片封装结构可通过绝缘片或绝缘凸块来增加散热组件与导脚之间的沿面距离以及空间距离。
为让本发明的上述和其它特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1绘示传统的芯片封装结构的剖面图。
图2绘示本发明一实施例的芯片封装结构的剖面图。
图3～图8绘示图2中的绝缘片的多种变化结构的剖面图。
图9绘示本发明一实施例的芯片封装结构的剖面图。
图10A绘示本发明另一实施例的芯片封装结构的剖面图。
图10B绘示图10A中的绝缘套的立体图。
图10C绘示图10B中由箭头V所指示的方向上的视图。
图11绘示本发明又一实施例的芯片封装结构的剖面图。
具体实施方式
图2绘示本发明一实施例的芯片封装结构的剖面图。图3～图8绘示图2中的绝缘片的多种变化结构的剖面图。
请参照图2，本实施例的芯片封装结构200包括一基板210、至少一芯片220、多个导脚230、一散热组件240、一封装胶体250以及至少一绝缘片260。
基板210具有一第一表面212以及相对于第一表面212的一第二表面214。基板210可为印刷线路基板(PCB)、覆铜陶瓷基板(DCB)、覆铝陶瓷基板(DAB)、绝缘金属基板(IMS)或导线架(lead Frame)。
芯片220配置于基板210上。本实施例中，芯片220为多个并配置于基板210的第一表面212上，并可通过打线接合或是覆晶接合的方式与基板210电性连接，芯片220之间例如是通过多条焊线270相互连接。芯片220可为逻辑控制组件或绝缘栅双极型晶体管(IGBT)或金氧半场效晶体管(MOSFET)等功率组件。
导脚230与基板210电性连接，且用以输入高电压至基板210及芯片220。本实施例中，导脚230为多个且配置于基板210之第一表面212上，且导脚230与芯片220之间例如是通过多条焊线270相互电性连接。此外，导脚230与芯片220皆可通过一接合材料B固定于基板210上，接合材料B例如为焊料或黏胶。但采用导线架为基板210时，导脚230可直接与基板210一体成型成为导线架的一部分，而省去导脚230与基板210接合的步骤。值得注意的是，就导脚分布型态而言，本实施例的芯片封装结构200的是以双列式封装(Dual Inline Package，DIP)为例做说明，但并非用以限定本发明。举例来说，在其它实施例中，芯片封装结构200也可以是单列式封装(Single Inline Package，SIP)、小型化封装(Small OutlinePackage，SOP)、薄小型封装(Thin Small Outline Package，TSOP)、四边扁平封装(Quad Flat Package，QFP)，或者是其它适合的封装结构。
封装胶体250包覆芯片220、基板210、焊线270与部份的导脚230。在本实施例中，封装胶体250包覆邻近基板210的导脚230部分。封装胶体250具有一顶面254、相对于顶面254的一底面256以及连接顶面254与底面256的二侧壁252。封装胶体250的顶面254可设置多个沟槽(图未示)或无设置沟槽。值得注意的是，当封装胶体250的顶面254无设置沟槽时，位于封装胶体250内的构件(如焊线270、芯片220、基板210与部分导脚230)可具有较大的设计自由度。
散热组件240配置于封装胶体250的顶面254上，散热组件240例如是一散热鳍片。值得注意的是，不同于图1的传统封装结构，本实施例的散热组件240可为一般的散热鳍片，即不具有颈缩部的散热鳍片，故散热组件240的制作成本较低。散热组件240的材质例如是金属(例如铝、铜)、陶瓷、塑料或是其它适合的导热材料。此外，可在散热组件240与基板210之间设置一导热板C，以使芯片220产生的热能可经由基板210、导热板C传递至散热组件240。导热板C可透过接合材料B与基板210连接，且导热板C的材质包括铜或是其它导热性质良好的材质。
每一导脚230具有一主体部232以及一连接于主体部232的外延弯折部234。主体部232的一端232a配置于第一表面212上并位于封装胶体250内部。主体部232的另一端232b沿着第一表面212朝向侧壁252延伸，并由侧壁252延伸而出，且与对应的外延弯折部234连接。外延弯折部234朝向远离散热组件240的方向延伸，换言之，图2中的外延弯折部234向下延伸。
绝缘片260配置于散热组件240与于封装胶体250外的导脚230之间，且绝缘片260具有一弯折线262，弯折线262将绝缘片260区分为一本体264以及由本体264延伸而出的一第一弯折部266。绝缘片260的材质包括塑料、陶瓷、玻璃及硅胶，或是其它适当的绝缘材料。本体264配置于封装胶体25上，本实施例中，本体264配置于封装胶体250的与散热组件240相邻的顶面254上。在本实施例中，第一弯折部266可朝向远离散热组件240的方向延伸。换言之，图2中的第一弯折部266实质上是向下延伸，且其延伸方向实质上与外延弯折部234相同。此外，于本实施例中，第一弯折部266实质上位于外延弯折部234的周边，并使于封装胶体250外的导脚(即外延弯折部234)位于封装胶体250与第一弯折部266之间。另外，可在绝缘片260与封装胶体250之间配置一黏着层A，以使绝缘片260固定在封装胶体250上，黏着层A的材质包括树脂或是其它适合的绝缘胶体。再者，封装胶体250的顶面254可具有凹部255及凸部257，详细地说，于顶面254周围设置凹部255，使其余顶面254形成凸部257，凸部257相对于凹部255的高度大于或等于绝缘片260的厚度。散热组件240连接于凸部257，凹部255用以容置绝缘片260的本体264。通过凹部255的设置可使散热组件240设置时不致被绝缘片260干涉，而凸部257的高度可用以增加散热组件240与导脚230之间的沿面距离。
在本实施例中，由于芯片封装结构200包括具有弯折部266的绝缘片260，因此，可通过绝缘片260来增加散热组件240与导脚230之间的沿面距离以及空间距离。如此一来，芯片封装结构200可耐高电压及符合安全规定。此外，由于绝缘片260为一弯折结构，故需较大沿面距离及空间距离的需求时，可透过增加绝缘片长度并弯折绝缘片来达到，相较于传统的美国发明专利第5,672,910号只能以增加绝缘片长度来达到，因此，本发明的绝缘片260可改善传统会影响芯片封装结构的体积及影响散热组件的对流的问题。
此外，请参照图3，第一弯折部266a可朝向散热组件240的方向延伸，换言之，第一弯折部266a实质上是向上延伸，且其延伸方向实质上与外延弯折部234相反。此外，于本实施例中，第一弯折部266a实质上位于散热组件240的周边。此外，在本实施例中，绝缘片260a具有一第一嵌合部(infixing portion)I1，封装胶体250a具有一第二嵌合部I2，且第一嵌合部I1与第二嵌合部I2相互嵌合，以使绝缘片260a固定在封装胶体250a上。在本实施例中，第一嵌合部I1为一凸起，第二嵌合部I2为一凹陷。在其它实施例中，第一嵌合部可为一凹陷，第二嵌合部可为一凸起。
另外，请参照图4，在本实施例中，绝缘片260b还具有由本体264延伸而出的一第二弯折部268b，且第二弯折部268b的延伸方向相同于第一弯折部266的延伸方向，以增加散热组件240与导脚230之间的沿面距离。此外，在本实施例中，芯片封装结构200b可具有多个固定组件F，其贯穿绝缘片260b并插入封装胶体250b中，固定组件F可为螺丝或插销。
此外，请参照图5，在本实施例中，绝缘片260c的第二弯折部268c的延伸方向相反于第一弯折部266的延伸方向，且第二弯折部268c可增加散热组件240与导脚230之间的沿面距离与空间距离。
另外，请参照图6，在本实施例中，绝缘片260d的第一弯折部266d为一弧形结构，且此弧状结构的凹陷面向封装胶体250d。此外，在其它实施例中，绝缘片260e的第一弯折部266e的凹陷也可以是背向封装胶体250e(请参照图7)。透过弧状结构，可增加散热组件240与导脚230之间的沿面距离。
请参照图8，在本实施例中，绝缘片260f为一平板状结构，且绝缘片260f的一端262f配置于封装胶体250f的与散热组件240相邻的顶面254上，而绝缘片260f的另一端264f朝向封装结构200f的外部延伸。
图9绘示本发明一实施例的芯片封装结构的剖面图。请参照图9，本实施例的芯片封装结构900与图2的芯片封装结构200相似，两者差异之处在于芯片封装结构900具有多个绝缘凸块910，而不具有绝缘片。在本实施例中，绝缘凸块910配置于封装胶体250的侧壁252上，并具有朝向远离散热组件240的方向的一底面912，及相对于底面912的顶面914。导脚230的主体部232的一端232a配置于封装胶体250内部，另一端232b沿着第一表面212朝向侧壁252延伸，并经侧壁252延伸至绝缘凸块910中，且在绝缘凸块910中与对应的外延弯折部234连接。外延弯折部234自绝缘凸块910内部朝向底面912延伸，并自底面912延伸而出。换言之，绝缘凸块910包覆主体部232的暴露于封装胶体250外的部分以及外延弯折部234与对应的主体部232连接的部分。在本实施例中，绝缘凸块910的底面912与封装胶体250的底面256实质上齐平，绝缘凸块910的顶面914与封装胶体250的顶面254实质上齐平。
值得注意的是，在本实施例中，绝缘凸块910可覆盖从封装胶体250的侧壁252延伸而出的导脚230，以使导脚230从绝缘凸块910的底面912延伸而出。由此可知，绝缘凸块910可增加散热组件240与导脚230之间的沿面距离以及空间距离。
在本实施例中，封装胶体250与绝缘凸块910为二次成形结构，换言之，封装胶体250与绝缘凸块910可通过二次封装(second mold resin)的方式形成。由此可知，芯片封装结构900可在不改变既有的封装制程的情况下，外加一道封装成形制程以形成绝缘凸块910，其材质包括塑料、陶瓷、玻璃或是其它适合的封装材料，且封装胶体250的材质可与绝缘凸块910的材质相同。
图10A绘示本发明另一实施例的芯片封装结构的剖面图。图10B绘示图10A中的绝缘套的立体图。图10C绘示图10B中由箭头V所指示的方向上的视图。请参照图10A，本实施例的芯片封装结构1000与图2的芯片封装结构200相似，两者差异之处在于芯片封装结构1000具有多个绝缘套1010，而不具有绝缘片，每一导脚230设置一绝缘套1010。绝缘套1010的材质包括塑料、硅胶、陶瓷或是其它适合的绝缘材料。绝缘套1010包覆部分导脚230，具体而言，绝缘套1010包覆主体部232的暴露于封装胶体250外的部分以及外延弯折部234与对应的主体部232连接的部分，以增加散热组件240与导脚230之间的沿面距离以及空间距离。绝缘套1010固定在导脚230上的方式可以是将绝缘套1010直接套进导脚230，再于绝缘套1010与导脚230之间填入黏着胶体(未绘示)。
此外，固定在导脚230上的方式也可以是先用卡榫接合的方式将绝缘套1010配置在导脚230上，再于绝缘套1010与导脚230之间填入黏着胶体(未绘示)。具体而言，请同时参照图10B与图10C，绝缘套1010可具有一第一部份1012与一第二部分1014，第一部份1012具有多个第一嵌合部1012a，第二部分1014具有多个第二嵌合部1014a。第一部份1012与第二部分1014可通过第一嵌合部1012a嵌合于对应的第二嵌合部1014a而相互连接。第一嵌合部1012a可为一凸起与一凹陷其中之一，而第二嵌合部1014a可为其中之另一。
图11绘示本发明又一实施例的芯片封装结构的剖面图。请参照图11，本实施例的芯片封装结构1100与图2的芯片封装结构200相似，两者差异之处仅在于芯片封装结构1100具有多个绝缘层1110，而不具有绝缘片，每一导脚230设置一绝缘层1100。
绝缘层1110包覆部分导脚230，具体而言，绝缘层1110包覆主体部232的暴露于封装胶体250外的部分以及外延弯折部234与对应的主体部232连接的部分，以增加散热组件240与导脚230之间的沿面距离以及空间距离。绝缘层1110的材质包括热固型塑料、硅胶、陶瓷胶或是其它适合的绝缘胶体。绝缘层1110的形成方式包括浸渍法(dipping)、涂布法(coating)、喷涂法(spraying)或灌胶法(molding)。
综上所述，本发明的芯片封装结构至少具有下列优点：
1.本发明的芯片封装结构可通过绝缘片以有效增加散热组件与导脚之间的沿面距离以及空间距离，故本发明的芯片封装结构可耐高电压及符合安全规格。而且，绝缘片为一弯折结构，因此，绝缘片不会影响芯片封装结构的体积及散热组件的对流。本发明的散热组件不需如传统的散热组件一般需具有特殊的外型，因此，本发明的散热组件的制作成本较低。
2.本发明的芯片封装结构的绝缘凸块可覆盖从封装胶体的侧壁延伸而出的导脚，以使导脚从绝缘凸块的底面延伸而出，进而增加散热组件与导脚之间的沿面距离以及空间距离。封装胶体与绝缘凸块是通过二次封装的方式形成，故本发明的芯片封装结构可在不改变既有的封装制程的情况下，外加一道封装成形制程以形成绝缘凸块。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (18)

1.一种芯片封装结构，包括：
一基板；
至少一芯片，配置于该基板上；
多个导脚，与该基板电性连接；
一封装胶体，包覆该芯片、该基板与部分的导脚，并具有一顶面；
一散热组件，配置于该封装胶体的顶面上；以及
至少一绝缘片，配置于该散热组件与至少一导脚之间且具有一弯折线，该弯折线将该绝缘片区分为一本体以及由该本体延伸而出的一第一弯折部，其中该本体配置于该封装胶体的与散热组件相邻的顶面上，且该绝缘片与该些导脚彼此分离。
2.如权利要求1所述的芯片封装结构，其特征在于，该绝缘片还具有由该本体延伸而出的一第二弯折部，且该第二弯折部的延伸方向相同于该第一弯折部的延伸方向。
3.如权利要求1所述的芯片封装结构，其特征在于，该绝缘片还具有由该本体延伸而出的一第二弯折部，且该第二弯折部的延伸方向相反于该第一弯折部的延伸方向。
4.如权利要求1所述的芯片封装结构，其特征在于，该第一弯折部为一弧形结构。
5.如权利要求1所述的芯片封装结构，其特征在于，位于该封装胶体外的导脚设置于该封装胶体与该绝缘片的第一弯折部之间。
6.如权利要求1所述的芯片封装结构，其特征在于，该绝缘片的材质为选自塑料、陶瓷、玻璃及硅胶所组的族群的其中一种。
7.如权利要求1所述的芯片封装结构，其特征在于，还包括一黏着层，该黏着层配置于该绝缘片与该封装胶体之间。
8.如权利要求1所述的芯片封装结构，其特征在于，还包括一固定组件，该固定组件贯穿该绝缘片并插入该封装胶体中，该固定组件包括螺丝或插销。
9.如权利要求1所述的芯片封装结构，其特征在于，该绝缘片还具有一第一嵌合部，该封装胶体具有一第二嵌合部，且该第一嵌合部与该第二嵌合部相互嵌合。
10.如权利要求1所述的芯片封装结构，其特征在于，该封装胶体的该顶面具有一凸部及一凹部，该散热组件连接于该凸部，该绝缘片的该本体容置于该凹部内。
11.如权利要求1所述的芯片封装结构，其特征在于，该封装胶体具有相对于该顶面的一底面以及连接该顶面与该底面的至少一侧壁，各该导脚的一端位于该封装胶体内部，另一端自该侧壁延伸而出。
12.如权利要求1所述的芯片封装结构，其特征在于，该基板为印刷线路基板、覆铜陶瓷基板、覆铝陶瓷基板或绝缘金属基板。
13.如权利要求1所述的芯片封装结构，其特征在于，该基板及该些导脚组成一导线架。
14.一种芯片封装结构，包括：
一基板；
至少一芯片，配置于该基板上；
一封装胶体，包覆该芯片与该基板，并具有一第一顶面、相对于该第一顶面的一第一底面以及连接该第一顶面与该第一底面的至少一侧壁；
一散热组件，配置于该封装胶体的第一顶面上；
至少一绝缘凸块，配置于该侧壁上，该绝缘凸块具有朝向远离该散热组件的方向的一第二底面；以及
多个导脚，与该基板电性连接，各该导脚具有一主体部以及一外延弯折部，各该主体部的一端配置于该封装胶体内部，而各该主体部的另一端朝向该侧壁延伸至该绝缘凸块中，且在该绝缘凸块中与对应的该外延弯折部连接，各该外延弯折部从该绝缘凸块内部朝向该第二底面的方向延伸，并自该第二底面延伸而出。
15.如权利要求14所述的芯片封装结构，其特征在于，该绝缘凸块的该第二底面与该封装胶体的该第一底面齐平。
16.如权利要求14所述的芯片封装结构，其特征在于，该封装胶体与该绝缘凸块为二次成形结构。
17.如权利要求14所述的芯片封装结构，其特征在于，该封装胶体与该绝缘凸块的材质相同。
18.如权利要求14所述的芯片封装结构，其特征在于，该绝缘凸块的材质包括塑料、陶瓷或玻璃。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106486A (ja) 1993-08-12 1995-04-21 Toshiba Corp リ−ドフレ−ムとその製造方法、このリ−ドフレ−ムを用いた半導体装置、及び、実装基板
US5486720A (en) * 1994-05-26 1996-01-23 Analog Devices, Inc. EMF shielding of an integrated circuit package
CN2711906Y (zh) * 2004-01-19 2005-07-20 上海集通数码科技有限责任公司 一种多芯片集成电路封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106486A (ja) 1993-08-12 1995-04-21 Toshiba Corp リ−ドフレ−ムとその製造方法、このリ−ドフレ−ムを用いた半導体装置、及び、実装基板
US5486720A (en) * 1994-05-26 1996-01-23 Analog Devices, Inc. EMF shielding of an integrated circuit package
CN2711906Y (zh) * 2004-01-19 2005-07-20 上海集通数码科技有限责任公司 一种多芯片集成电路封装结构

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