CN101667553A - 制造降低了secco缺陷密度的绝缘体上半导体衬底的方法 - Google Patents
制造降低了secco缺陷密度的绝缘体上半导体衬底的方法 Download PDFInfo
- Publication number
- CN101667553A CN101667553A CN200910151721A CN200910151721A CN101667553A CN 101667553 A CN101667553 A CN 101667553A CN 200910151721 A CN200910151721 A CN 200910151721A CN 200910151721 A CN200910151721 A CN 200910151721A CN 101667553 A CN101667553 A CN 101667553A
- Authority
- CN
- China
- Prior art keywords
- attenuate
- substrate
- device layer
- individual atom
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000007547 defect Effects 0.000 title claims abstract description 32
- 239000012212 insulator Substances 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 230000003647 oxidation Effects 0.000 claims abstract description 20
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 20
- 230000002950 deficient Effects 0.000 claims description 40
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 239000001307 helium Substances 0.000 claims description 9
- 229910052734 helium Inorganic materials 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- -1 helium ion Chemical class 0.000 claims description 7
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 7
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 5
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 5
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 5
- RPAJSBKBKSSMLJ-DFWYDOINSA-N (2s)-2-aminopentanedioic acid;hydrochloride Chemical compound Cl.OC(=O)[C@@H](N)CCC(O)=O RPAJSBKBKSSMLJ-DFWYDOINSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 239000012298 atmosphere Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000007669 thermal treatment Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 238000012546 transfer Methods 0.000 abstract description 3
- 150000001875 compounds Chemical class 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000004151 rapid thermal annealing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 230000002349 favourable effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002045 lasting effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229940095676 wafer product Drugs 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CUPFNGOKRMWUOO-UHFFFAOYSA-N hydron;difluoride Chemical compound F.F CUPFNGOKRMWUOO-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明涉及制造绝缘体上半导体衬底、特别是绝缘体上硅衬底的方法，该方法包括以下步骤：提供源衬底；通过注入原子物质而在所述源衬底中提供预定分离区；优选地通过键合将所述源衬底接合到操作衬底上；在所述预定分离区处将所述源衬底的剩余部分从源－操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上；以及减薄所述器件层。为了获得SECCO缺陷密度降低到小于100个/cm2的绝缘体上半导体衬底，按照小于2.3×106个原子/cm2的剂量执行注入，并且所述减薄包括在低于925℃的温度下进行的氧化步骤。
Description
技术领域
本发明涉及制造绝缘体上半导体(SeOI)衬底、特别是绝缘体上硅(SOI)衬底的方法，该方法包括以下步骤：提供源衬底；在所述源衬底中提供预定分离区；优选地通过键合(bonding)将所述源衬底接合到操作衬底上；在所述预定分离区处将所述源衬底的剩余部分从源-操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上；以及减薄所述器件层。
背景技术
诸如上述绝缘体上硅衬底的这些绝缘体上半导体衬底会表现出特定数量的不同缺陷，例如，晶体缺陷、点缺陷、金属沾污等。其中一种独特的缺陷是所谓的SECCO缺陷。过去，因为这些缺陷的数量对于典型SOI应用(例如，逻辑电路)来说是足够小的，所以并不认为这些缺陷非常重要。然而，随着SOI技术的新应用(例如，存储装置)的出现，需要提供SECCO缺陷等级小于100个/cm2的SeOI衬底，但是到目前为止，SECCO缺陷等级是这个值的五倍以上。
图1例示了在SOI结构中确定SECCO缺陷的标准工艺，并且该工艺已经由L.F.Giles、A.Nejim、P.L.F.Hemment在“Vacuum 43，297(1992)”中进行了说明，或由这些作者在“Materials Chemistry and Physics 35(1993)，129-133”中进行了说明。
可以借助于SECCO类型溶液的效力显示出SECCO缺陷，从而确定SECCO缺陷密度，可从上述文献获知SECCO类型溶液的成分。
从在硅晶片7上具有器件层3(其厚度例如为
)及氧化硅层5(其厚度例如为
)的SOI衬底1开始，借助于SECCO类型溶液的效力来显示缺陷的标准技术包括：
阶段A，其包括在SECCO类型溶液中浸没衬底1几秒钟(例如，10到25秒)，以便从器件层3蚀刻掉1000到
的硅，并且更快速地选择性蚀刻掉位于该材料中的晶体缺陷9处的器件层3，直到与缺陷9的位置相对应的孔洞11开放到氧化硅层5为止。
阶段A的持续时长取决于要去除的厚度，并且阶段A的持续时长必须使得能够识别全部SECCO缺陷。根据经验，应该去除器件层的至少一半厚度，但是对于更厚的层，要去除的厚度更多，例如：对于厚度在1000到2000埃之间的器件层，甚至只留下500或300埃。另一方面，对于非常薄的器件层(800埃或小于500埃)，因为很可能在一半厚度被蚀刻掉之前就可以显露出SECCO缺陷(即，在一半厚度被蚀刻掉之前，SECCO缺陷就已经穿透了器件层)，所以去除小于一半的厚度可能就够了。
阶段B，在该阶段将衬底1浸没在氢氟酸(hydrofluoric acid)溶液中，以便通过在介电层5中扩大孔洞11从而对在之前阶段中产生的孔洞11进行蚀刻。
在该处理之后，剩下的孔洞11足够大，使得能够在显微镜下对它们进行计数。可以看到，在剩余器件层3的特定厚度下，缺陷密度保持稳定并且达到上限值，这表示从该厚度开始，原始层中的全部缺陷都是可见的。在标准的绝缘体上半导体衬底的情况下，在剩余器件层3厚度为大约或最晚在大约
处能够实现稳定。实际上可以看到，位于SECCO缺陷区域中的器件层3的蚀刻速度是位于不具有SECCO缺陷的区域中的普通器件层的蚀刻速度的接近两倍。
US 2005/0208322公开了一种制造绝缘体上半导体衬底的方法，该方法涉及去除缺陷。所提出的工艺是SmartCutTM类型工艺，其包括将半导体器件层从源衬底转移到操作衬底上以减少缺陷数量的多个附加步骤。这些附加步骤包括牺牲氧化阶段，在牺牲氧化阶段，器件层的一部分被转换为氧化物，去除该氧化物，接着是抛光阶段。通过这些步骤能够去除表面区域中的缺陷。然而，抛光阶段会引入一些附加缺陷，之后可以通过第二牺牲氧化阶段来去除这些附加缺陷，在第二牺牲氧化阶段中，对半导体器件层的表面部分进行氧化并且去除被氧化的部分。通过这种方法，能够实现大约500个缺陷/cm2范围内的SECCO缺陷。然而，该方法的缺点在于需要附加的工艺步骤，而且不可能实现100个缺陷/cm2或更少的缺陷等级。
已经提出了不包括抛光步骤的另外一些SOI制造工艺。US2005/0026426提出了热处理以使高频粗糙度(high frequency roughness)最小化，使得不再需要化学机械抛光。具体地说，这种类型的工艺包括在由氧化硅层来保护该器件层的情况下对绝缘体上硅衬底进行高温退火，这被称为“稳定氧化退火”。然而，这种长时间且高温的退火会产生其它类型的缺陷，诸如滑移线(slip line)。此外，这些退火步骤需要能够承受高温的炉，而这种炉通常相当昂贵并且难以控制沾污。
可以看到，这些已知工艺仍然不能得到好于100个/cm2的SECCO缺陷密度，并且可以看到，对于小于的器件层，所述这些方法并不能得到令人满意的结果。从此出发，本发明的目的在于，提供一种绝缘体上半导体晶片的制造方法，通过该制造方法能够实现小于100个缺陷/cm2的SECCO缺陷密度，并且该制造方法可以用于相当薄的器件层。
发明内容
通过本发明第一方面所述的方法能够实现该目的。相应地，该方法包括下列步骤：提供源衬底；在所述源衬底中提供预定分离区；优选地通过键合将所述源衬底接合到操作衬底上，以形成源-操作复合体(sourcehandle compound)；在所述预定分离区处将所述源衬底的剩余部分从所述源-操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上；以及减薄所述器件层。该方法特征在于，以小于2.3×1016个原子/cm2的剂量注入原子物质(atomic species)，来提供所述预定分离区，并且在低于925℃的温度(例如：850℃到925℃之间的温度，优选850℃到875℃之间的温度)下执行减薄步骤。
可以看到，虽然先前可能已经独立地知道了这些工艺参数中的每一个，然而这些工艺参数的特殊组合使得SECCO缺陷令人惊异地大幅度降低到小于100个缺陷/cm2或甚至小于50个缺陷/cm2，特别是对于最终器件层厚度小于
的情况来说。
在权利要求中请求保护的温度条件下，能够在产量与SECCO缺陷密度之间实现较好的平衡。如果希望进一步减少SECCO缺陷密度，那么优选的温度范围低于900℃，更特别的是低于850℃。
优选地，该方法可以在减薄步骤之前和/或在减薄步骤之后包括热处理步骤。更进一步优选的是快速热退火(RTA)步骤，该快速热退火步骤在至少1200℃、特别是大约1250℃的温度情况下持续至少30秒、特别是30秒到90秒之间、尤其是45秒到75秒之间。这种快速热退火步骤不仅使得表面粗糙度被降低，而且在与上述工艺参数组合的情况下还观察到了与SECCO缺陷有关的协作效果，从而还能够进一步降低SECCO缺陷的数量。
根据一种变型，所述热处理步骤可以是在1000到1200℃温度范围内的至少10分钟的炉内退火。通过这种热处理步骤不仅可以降低表面粗糙度，而且还可以优化SECCO缺陷密度。
有利的是，可以在非氧化气氛下、特别是在氩气氛下执行所述热处理步骤。在这种气氛下已经观察到了对表面粗糙度以及SECCO缺陷的进一步优化。
根据一个有利实施方式，所述热处理步骤可以包括两个或更多个连续的快速热处理步骤。与长时间的单个快速热处理步骤相比，通过执行多个短时间的快速热处理步骤可以获得更好的退火结果。
有利的是，相应地使用以下剂量的氦离子和氢离子来实现所述预定分离区，其中，所述氦离子的剂量为1.4×1016个原子/cm2或更小、特别是在从1.2×1016个原子/cm2到1.4×1016个原子/cm2的范围内、尤其是在从1.3×1016个原子/cm2到1.4×1016个原子/cm2的范围内；所述氢离子的剂量为0.9×1016个原子/cm2或更小、特别是在从0.7×1016个原子/cm2到0.9×1016个原子/cm2的范围内、尤其是在从0.8×1016个原子/cm2到0.9×1016个原子/cm2的范围内。在这些工艺条件下，能够进一步降低SECCO缺陷密度。具体地说，两种不同类型的离子的组合在减少SECCO缺陷方面发挥作用。
根据一个优选实施方式，针对氦，以49keV或更小的能量来执行注入。将离子的能量、特别是氦离子的能量减少到49keV或更小，能够进一步降低SECCO缺陷密度。
优选地，减薄步骤至少包括第一减薄步骤及第二减薄步骤。如果通过热氧化并去除氧化物来实现减薄，那么在SECCO缺陷的数量方面，与仅具有一个减薄步骤的情况相比，将减薄步骤划分为两个或更多个不同步骤可以得到更好的结果。如果在两个减薄步骤之间执行快速热退火(RTA)步骤，能够更加进一步改善该结果。
优选地，可以在所述第一减薄步骤之后以及在第二减薄步骤之后分别执行温度处理。同样，通过将减薄步骤与温度处理步骤相组合，不仅能够优化表面粗糙度值，而且同时能够减少SECCO缺陷。
优选地，所述减薄可以包括氧化器件层。因此，通过氧化来消耗所转移的器件层的一部分，从而实现这里所说的减薄。在该工艺的后期，可以使用合适的工艺(例如，蚀刻)来执行去除步骤，以去除被氧化的区域。
优选地，与第一减薄步骤相比，在第二减薄步骤中器件层的厚度减少更多。通过这样做，可以看到，SECCO缺陷密度进一步降低了，特别是如果在两个减薄步骤之间执行了快速热退火步骤。
根据一种变型，所述减薄能够通过湿法蚀刻、干法蚀刻以及氯化氢及氢气氛下的蚀刻中的至少一种来实现。湿法蚀刻通常在室温下执行，而干法蚀刻以及氯化氢及氢气氛下的蚀刻是在低于925℃的温度(例如，900℃到925℃之间的温度)执行的。因此，可以在比较低的温度下执行该工艺。
优选地，在所述减薄之后，器件层的厚度为
或更小。如上所述，现有技术的工艺对于
的薄或减薄后的器件层不能得到足够小的SECCO缺陷密度；而不同工艺参数的有利组合使得即使在
及以下的非常薄的器件层中也能够降低SECCO缺陷。
通过绝缘体上硅晶片、特别是根据上述方法中的一种所制造的绝缘体上硅晶片，也能实现本发明的目的。
附图说明
参照附图来详细说明本发明，在附图中：
图1例示了确定SECCO缺陷的已知工艺；以及
图2a到图2h例示了本发明方法的一个实施方式，其用于制造降低了SECCO缺陷密度的绝缘体上半导体衬底。
具体实施方式
图2a例示了源衬底21，它在这里是硅晶片(例如，300mm硅晶片)，源衬底21包括硅基底23及氧化硅层25，氧化硅层25可以是天然氧化硅，但也可以是淀积或人工生长的氧化硅层，或是任意其它合适的介电层。
根据本发明，以不超过2.3×1016个原子/cm2的剂量注入原子物质(这里是氦离子与氢离子的混合物)。根据本发明一个有利变型，以1.4×1016个原子/cm2的剂量注入氦离子，并且以0.9×1016个原子/cm2的剂量注入氢离子。根据该实施方式，氦离子的能量是49keV，氢离子的能量是32keV。这导致大约
的注入深度。图2b中的一系列箭头所示的离子注入使得在源衬底21中(这里在硅基底23中)形成与源衬底21的主表面基本平行的预定分离区27。
随后，如图2c所示，优选地通过借助氧化物层23实现的键合，将源衬底21接合到操作衬底29上，在该示例中操作衬底29也是300mm硅晶片(其具有或不具有介电层)，从而形成源-操作复合体(source-handlecompound)。代替使用硅晶片，也可以使用任意其它合适的操作衬底29。
通过施加热能或机械能，可以进一步弱化预定分离区27(图2c)，这进而使得源衬底21的剩余部分31被完全分离，并且将器件层33连同介电层23一起转移到操作衬底29上，如图2d所示。这些被转移的层的转移厚度大约为这相当于中间晶片产品。在制造工艺的减薄步骤之后，最终器件层变得更薄，例如，为1000或
或更小。于是，这相当于最终晶片产品。
下一工艺步骤是牺牲氧化，根据本发明，在低于925℃、特别是在850℃到925℃之间、尤其是在850℃到875℃之间的温度下执行所述牺牲氧化。该步骤旨在通过将器件层33的所转移的硅的一部分转换为氧化硅35从而减小器件层的厚度。因此，通过这个步骤，所转移的器件层37的硅部分变得更薄(参见图2e)。在该步骤中通常转换了的器件层33。在产量为次要的情况下，甚至可以在低于900℃的温度、特别是在低于850℃的温度下执行该工艺。
作为牺牲氧化步骤的替代或者附加，也可以在氯化氢及氢气氛下执行蚀刻步骤，以部分地去除器件层。
随后执行旨在降低粗糙度的快速热退火步骤。根据该实施方式，在至少1200℃、特别是在大约1250℃的温度下，执行快速热退火30秒、优选30到90秒、更特别是45到75秒。
在下一个步骤，通过标准工艺(例如，使用如HF溶液的蚀刻)，来去除氧化物层35。这得到如图2f所示的情况，在此该结构包括基底29、所转移的氧化物层23以及减薄后的器件层37。
随后，通过氧化执行第二氧化步骤，所述氧化使得已经减薄的器件层37被部分地消耗掉，转变为氧化物层39，结果是剩余的减薄后的器件层41现在的厚度为
或更小。该氧化步骤同样是在低于925℃的温度下执行的。
随后，同样优选在氩气氛和/或氦气氛和/或氢气氛下，在1200℃、特别是1250℃的温度下，执行快速退火步骤至少30秒、特别是30到90秒、尤其是45到75秒。最后，执行去除氧化物层39的附加去除步骤，以实现如图2h所示的最终结构，该最终结构包括基底29以及位于介电层23上的减薄后的器件层41。
根据所述实施方式的本发明方法的优点在于，以得到协作效果的方式优化了各个工艺步骤，这极大地减少了SECCO缺陷，即，SECCO缺陷密度小于100个缺陷/cm2或甚至小于50个缺陷/cm2。这种优化是通过选择较低离子注入密度并且在减小所转移的层的厚度时选择较低氧化温度而实现的。此外，快速热退火步骤的特殊工艺参数也能够使得SECCO缺陷密度降低。此外，将所述减薄划分为两个不同步骤，这进一步有助于将SECCO缺陷保持得较低。此外，工艺参数组合使得能够以所述较低SECCO缺陷密度提供小于
的器件层。
可以通过应用以下变型来实现根据第一实施方式的本发明，而不会脱离本发明的原理。首先，代替在各个氧化步骤之后仅执行一个快速热退火步骤，连续地执行至少两个或更多个快速热退火是更为有利的。根据另一实施方式，所述热处理步骤也可以是在氩气氛下在1000到1200℃的温度范围内执行的至少10分钟的炉内退火。根据另一变型，可以使用湿法蚀刻、干法蚀刻或氯化氢及氢气氛下的蚀刻，来代替作为减薄步骤的氧化。
通过单独地或组合地执行该第一实施方式或这些变型中的任意一个，已经能够实现小于100个/cm2、特别是小于50个/cm2的SECCO缺陷密度，并且甚至对于较大直径的衬底(例如，基于300mm晶片)，也已经观察到较低数量的SECCO缺陷。因此，也可以将这种衬底用于存储装置。
Claims (19)
1、一种制造绝缘体上半导体衬底、特别是绝缘体上硅衬底的方法，该方法包括以下步骤：
提供源衬底，优选的是单晶源衬底；
在所述源衬底中提供预定分离区；
优选地通过键合将所述源衬底接合到操作衬底上，形成源-操作复合体；
在所述预定分离区处将所述源衬底的剩余部分从所述源-操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上；
减薄所述器件层；
其特征在于，
以小于2.3x1016个原子/cm2的剂量注入原子物质，来提供所述预定分离区，并且在低于925℃、特别是850℃到925℃之间、更特别的是850℃到875℃之间的温度下执行所述减薄，从而实现小于100个缺陷/cm2、特别是小于50个缺陷/cm2的SECCO缺陷密度。
2、根据权利要求1所述的方法，该方法还包括在所述减薄之前和/或之后进行的热处理步骤。
3、根据权利要求2所述的方法，其中，所述热处理步骤是持续时长至少为30秒、优选地在30到90秒之间、尤其在45到75秒之间的快速热退火步骤。
4、根据权利要求3所述的方法，其中，在至少1200℃、特别是在大约1250℃的温度下执行所述快速热退火步骤。
5、根据权利要求2所述的方法，其中，所述热处理步骤是至少10分钟的炉内退火。
6、根据权利要求5所述的方法，其中，所述温度处于1000℃到1200℃的范围内。
7、根据权利要求2到6中任意一项所述的方法，其中，在非氧化性气氛下、特别是在氩气氛下和/或氢气氛下执行所述热处理步骤。
8、根据权利要求2到7中任意一项所述的方法，其中，所述热处理步骤包括两个或更多个连续的快速热处理步骤。
9、根据权利要求1到8中任意一项所述的方法，其中，相应地使用以下剂量的氦离子和氢离子来提供所述预定分离区，其中，所述氦离子的剂量为1.4x1016个原子/cm2或更小、特别是在从1.2x1016个原子/cm2到1.4x1016个原子/cm2的范围内、尤其是在从1.3x1016个原子/cm2到1.4x1016个原子/cm2的范围内；所述氢离子的剂量为0.9x1016个原子/cm2或更小、特别是在从0.7x1016个原子/cm2到0.9x1016个原子/cm2的范围内、尤其是在从0.8x1016个原子/cm2到0.9x1016个原子/cm2的范围内。
10、根据权利要求1到9中任意一项所述的方法，其中，以49keV或更小的能量来执行所述注入。
11、根据权利要求1到10中任意一项所述的方法，其中，所述减薄至少包括第一减薄步骤和第二减薄步骤。
12、根据权利要求11所述的方法，其中，在所述第一减薄步骤之后以及在所述第二减薄步骤之后分别执行温度处理。
13、根据权利要求11或12所述的方法，其中，在所述第一减薄步骤与所述第二减薄步骤之间执行快速热退火步骤。
14、根据权利要求11到13中任意一项所述的方法，其中，与所述第一减薄步骤相比，在所述第二减薄步骤中所述器件层的厚度减少更多。
15、根据权利要求1到4中任意一项所述的方法，其中，所述减薄包括氧化所述器件层。
16、根据权利要求1到4中任意一项所述的方法，其中，通过湿法蚀刻、干法蚀刻以及氯化氢及氢气氛下的蚀刻中的至少一种来实现所述减薄。
17、根据权利要求1到6中任意一项所述的方法，其中，在所述减薄之后，所述器件层的厚度小于
特别是小于
18、根据权利要求1到7中任意一项所述的方法，其中，所述源衬底及所述操作衬底是300mm衬底。
19、一种绝缘体上硅晶片、特别是根据权利要求1到8中任意一项所述的方法制造的绝缘体上硅晶片，该绝缘体上硅晶片包括器件层、绝缘层及操作衬底，其特征在于，所述器件层的SECCO缺陷密度小于100个缺陷/cm2、特别是小于50个缺陷/cm2。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP08290825.2A EP2161741B1 (en) | 2008-09-03 | 2008-09-03 | Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density |
| EP08290825.2 | 2008-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101667553A true CN101667553A (zh) | 2010-03-10 |
| CN101667553B CN101667553B (zh) | 2015-03-11 |
Family
ID=40259201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910151721.1A Active CN101667553B (zh) | 2008-09-03 | 2009-07-06 | 制造降低了secco缺陷密度的绝缘体上半导体衬底的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7947571B2 (zh) |
| EP (1) | EP2161741B1 (zh) |
| JP (1) | JP5745753B2 (zh) |
| KR (1) | KR101623968B1 (zh) |
| CN (1) | CN101667553B (zh) |
| SG (1) | SG159436A1 (zh) |
| TW (1) | TWI498972B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109155358A (zh) * | 2016-05-25 | 2019-01-04 | 索泰克公司 | 用于修复通过注入然后与衬底分离所获得的层中的缺陷的方法 |
| CN110291626A (zh) * | 2017-02-17 | 2019-09-27 | 索泰克公司 | 在离子注入步骤期间掩蔽供体衬底的边缘处的区 |
| CN110752181A (zh) * | 2019-10-28 | 2020-02-04 | 沈阳硅基科技有限公司 | Soi的制造方法 |
| CN111386600A (zh) * | 2018-02-12 | 2020-07-07 | 索泰克公司 | 通过层转移来制造绝缘体上半导体型结构的方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343379B2 (en) * | 2011-10-14 | 2016-05-17 | Sunedison Semiconductor Limited | Method to delineate crystal related defects |
| FR2987166B1 (fr) | 2012-02-16 | 2017-05-12 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
| JP6086031B2 (ja) * | 2013-05-29 | 2017-03-01 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| WO2019236320A1 (en) * | 2018-06-08 | 2019-12-12 | Globalwafers Co., Ltd. | Method for transfer of a thin layer of silicon |
| FR3091620B1 (fr) * | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174166A (ja) * | 1997-08-29 | 1999-03-16 | Shin Etsu Handotai Co Ltd | Ｓｏｉ層上酸化膜の形成方法ならびに結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ |
| CN1522461A (zh) * | 2001-06-28 | 2004-08-18 | �����ɷ� | 半导体材料的膜或层、及制造该膜或层的方法 |
| US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
| CN1830077A (zh) * | 2003-07-29 | 2006-09-06 | S.O.I.Tec绝缘体上硅技术公司 | 通过共同注入和热退火获得质量改进的薄层的方法 |
| US20070148910A1 (en) * | 2005-12-22 | 2007-06-28 | Eric Neyret | Process for simplification of a finishing sequence and structure obtained thereby |
| CN101038865A (zh) * | 2006-03-13 | 2007-09-19 | S.O.I.泰克绝缘体硅技术公司 | 制造薄膜的方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2777115B1 (fr) | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| FR2797714B1 (fr) | 1999-08-20 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| FR2797713B1 (fr) * | 1999-08-20 | 2002-08-02 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| FR2827423B1 (fr) | 2001-07-16 | 2005-05-20 | Soitec Silicon On Insulator | Procede d'amelioration d'etat de surface |
| US20040060899A1 (en) * | 2002-10-01 | 2004-04-01 | Applied Materials, Inc. | Apparatuses and methods for treating a silicon film |
| KR20060030911A (ko) * | 2003-07-29 | 2006-04-11 | 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 | 공동-임플란트 및 열적 아닐링에 의한 개선된 품질의 박층제조방법 |
| JP2005286220A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Ceramics Co Ltd | シリコンウェーハの品質評価方法 |
| JP5042837B2 (ja) * | 2004-09-21 | 2012-10-03 | ソイテック | 気泡の形成を回避し、かつ、粗さを制限する条件により共注入工程を行う薄層転写方法 |
| JP2008526010A (ja) | 2004-12-28 | 2008-07-17 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 低いホール密度を有する薄層を得るための方法 |
| JP2006216826A (ja) | 2005-02-04 | 2006-08-17 | Sumco Corp | Ｓｏｉウェーハの製造方法 |
| JP4934966B2 (ja) | 2005-02-04 | 2012-05-23 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
| FR2903809B1 (fr) | 2006-07-13 | 2008-10-17 | Soitec Silicon On Insulator | Traitement thermique de stabilisation d'interface e collage. |
| JP2008028070A (ja) | 2006-07-20 | 2008-02-07 | Sumco Corp | 貼り合わせウェーハの製造方法 |
-
2008
- 2008-09-03 EP EP08290825.2A patent/EP2161741B1/en active Active
-
2009
- 2009-05-06 TW TW098115054A patent/TWI498972B/zh active
- 2009-05-06 SG SG200903082-6A patent/SG159436A1/en unknown
- 2009-05-19 KR KR1020090043531A patent/KR101623968B1/ko active IP Right Grant
- 2009-06-04 US US12/478,063 patent/US7947571B2/en active Active
- 2009-06-24 JP JP2009149979A patent/JP5745753B2/ja active Active
- 2009-07-06 CN CN200910151721.1A patent/CN101667553B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174166A (ja) * | 1997-08-29 | 1999-03-16 | Shin Etsu Handotai Co Ltd | Ｓｏｉ層上酸化膜の形成方法ならびに結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ |
| CN1522461A (zh) * | 2001-06-28 | 2004-08-18 | �����ɷ� | 半导体材料的膜或层、及制造该膜或层的方法 |
| CN1830077A (zh) * | 2003-07-29 | 2006-09-06 | S.O.I.Tec绝缘体上硅技术公司 | 通过共同注入和热退火获得质量改进的薄层的方法 |
| US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
| US20070148910A1 (en) * | 2005-12-22 | 2007-06-28 | Eric Neyret | Process for simplification of a finishing sequence and structure obtained thereby |
| CN101038865A (zh) * | 2006-03-13 | 2007-09-19 | S.O.I.泰克绝缘体硅技术公司 | 制造薄膜的方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109155358A (zh) * | 2016-05-25 | 2019-01-04 | 索泰克公司 | 用于修复通过注入然后与衬底分离所获得的层中的缺陷的方法 |
| CN109155358B (zh) * | 2016-05-25 | 2022-06-03 | 索泰克公司 | 修复通过注入然后与衬底分离所获得的层中的缺陷的方法 |
| CN110291626A (zh) * | 2017-02-17 | 2019-09-27 | 索泰克公司 | 在离子注入步骤期间掩蔽供体衬底的边缘处的区 |
| CN110291626B (zh) * | 2017-02-17 | 2023-05-05 | 索泰克公司 | 在离子注入步骤期间掩蔽供体衬底的边缘处的区 |
| CN111386600A (zh) * | 2018-02-12 | 2020-07-07 | 索泰克公司 | 通过层转移来制造绝缘体上半导体型结构的方法 |
| CN111386600B (zh) * | 2018-02-12 | 2024-07-23 | 索泰克公司 | 通过层转移来制造绝缘体上半导体型结构的方法 |
| CN110752181A (zh) * | 2019-10-28 | 2020-02-04 | 沈阳硅基科技有限公司 | Soi的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101667553B (zh) | 2015-03-11 |
| JP5745753B2 (ja) | 2015-07-08 |
| KR101623968B1 (ko) | 2016-05-24 |
| TW201011833A (en) | 2010-03-16 |
| TWI498972B (zh) | 2015-09-01 |
| KR20100027947A (ko) | 2010-03-11 |
| EP2161741B1 (en) | 2014-06-11 |
| JP2010062532A (ja) | 2010-03-18 |
| US20100052092A1 (en) | 2010-03-04 |
| EP2161741A1 (en) | 2010-03-10 |
| SG159436A1 (en) | 2010-03-30 |
| US7947571B2 (en) | 2011-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101667553B (zh) | 制造降低了secco缺陷密度的绝缘体上半导体衬底的方法 | |
| KR101379409B1 (ko) | 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조 | |
| EP2686878B1 (en) | Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures | |
| CN101038865B (zh) | 制造薄膜的方法 | |
| JP5976013B2 (ja) | Ｓｏｉ構造体のデバイス層中の金属含有量の減少方法、およびこのような方法により製造されるｓｏｉ構造体 | |
| JP2014508405A5 (zh) | ||
| JP2007201430A (ja) | 電気特性を向上させた複合基板の作製方法 | |
| KR100890792B1 (ko) | 결합 계면 안정화를 위한 열처리 | |
| US20210183690A1 (en) | Manufacturing process of an rf-soi trapping layer substrate resulting from a crystalline transformation of a buried layer | |
| US20110165758A1 (en) | Method for making a structure comprising a step for implanting ions in order to stabilize the adhesive bonding interface | |
| KR101380514B1 (ko) | 반도체 기판의 제조 방법 | |
| JP2006173568A (ja) | Ｓｏｉ基板の製造方法 | |
| KR20090042139A (ko) | 반도체 기판의 제조 방법 | |
| JPH11191617A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2010027731A (ja) | Ｓｉｍｏｘウェーハの製造方法及びｓｉｍｏｘウェーハ | |
| JP2005286282A (ja) | Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板 | |
| JP2008159868A (ja) | Ｓｉｍｏｘ基板の製造方法 | |
| US20130012008A1 (en) | Method of producing soi wafer | |
| JP2002289819A (ja) | Ｓｉｍｏｘ基板 | |
| JP2011138957A (ja) | シリコン半導体基板の製造方法 | |
| JP2005197525A (ja) | Ｓｏｉウェーハの作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: French Boerning Applicant after: Soitec Silicon On Insulator Address before: French clise Applicant before: Silicon on Insulator Technologies S. A. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: SOITEC SILICON ON INSULATOR TO: SAWTEK INC. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |