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CN101552276A - 半导体器件及其制造方法 - Google Patents

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CN101552276A
CN101552276A CN200910133629.2A CN200910133629A CN101552276A CN 101552276 A CN101552276 A CN 101552276A CN 200910133629 A CN200910133629 A CN 200910133629A CN 101552276 A CN101552276 A CN 101552276A
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Hynix Semiconductor Inc
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Abstract

本发明涉及半导体器件及其制造方法。一种半导体存储器件具有不彼此面对的相邻位线的侧表面，以减小形成于相邻位线之间的寄生电容器的电容。所述半导体存储器件包括在半导体衬底上形成的接触塞。每个接触塞均布置于栅极图案之间。第一和第二导电垫在不同方向上延伸并且连接至接触塞。在第一和第二导电垫的延伸的外周上分别形成第一和第二垫接触塞。每一个第一垫接触塞的高度均与每一个第二垫接触塞的高度不同。第一位线连接至第一垫接触塞，第二位线连接至第二垫接触塞。

Description

半导体器件及其制造方法
相关申请
本申请要求2008年4月4日提交的韩国专利申请No.10-2008-0031619的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及一种半导体存储器件及其制造方法，更具体涉及一种半导体存储器件，其中相邻位线的侧表面不彼此面对，以减小形成于相邻位线之间的寄生电容器的电容，从而使得半导体存储器件的操作速度得到改善和防止在接触塞中产生空隙。
背景技术
近年来，对于具有高集成度和性能改善的半导体存储器件已经积极地进行研究。以下详细描述由高集成度NAND快闪存储器件所导致的问题。
NAND型快闪存储器件包含多个单元串。每个单元串包括彼此串联连接的源极选择晶体管、多个存储单元和漏极选择晶体管。源极选择晶体管的源极连接至公共源极线，漏极选择晶体管的漏极连接至位线。源极选择晶体管的栅极彼此连接以形成源极选择线，漏极选择晶体管的栅极彼此连接以形成漏极选择线，存储单元的栅极彼此连接以形成字线。
包括字线、源极选择线和漏极选择线的栅极图案具有其中依次层叠隧道绝缘层、浮置栅极、介电层和控制栅极的结构。介电层包括接触孔，源极选择线的浮置栅极和漏极选择线的浮置栅极通过该接触孔而暴露。通过接触孔暴露的浮置栅极电连接至控制栅极。
包括栅极图案的快闪存储器件的下部结构被绝缘层覆盖，使得下部结构与包括公共源极线和位线的上部结构相隔离。上部结构和下部结构通过形成于绝缘层中的接触孔以及形成于所述接触孔中的接触塞进行电连接。
由于存储器件变得高度集成，所以位线之间的距离变得较小。在位线之间形成绝缘层，并且位线的侧表面彼此相对。因此，形成于位线之间的寄生电容器的电容与位线之间的距离呈反比例增加。形成于位线之间的寄生电容器的电容的增加导致阻容(RC)性能降低半导体存储器件的操作速度。
因此，需要具有形成于位线之间的寄减小的生电容器电容的高集成度半导体存储器件。
随着半导体存储器件变得更加高度集成，多个图案形成为具有其中在图案之间布置绝缘层的堆叠结构。因此，接触孔的深宽比增加。接触孔深宽比的增加导致在形成接触塞时产生空隙，并且所述空隙导致劣质的半导体存储器件。
因此，需要适于高集成度并且能够防止在接触塞中产生空隙的半导体存储器件。
发明内容
半导体存储器件具有不彼此面对的相邻位线的侧表面以减小形成于相邻位线之间的寄生电容器的电容。这使得半导体存储器件的操作速度能够得到改善并且防止在接触塞中产生空隙。
根据本发明的半导体存储器件包括形成于半导体衬底上的接触塞。每个接触塞均布置于栅极图案之间。第一和第二导电垫(pad)在不同方向上延伸并且连接至接触塞。在第一和第二导电垫的延伸的外周上分别形成第一和第二垫接触塞。第一垫接触塞的每一个的高度均与第二垫接触塞的每一个的高度不同。第一位线分别连接至第一垫接触塞；第二位线分别连接至第二垫接触塞。
一种制造半导体存储器件的方法，包括：提供其上形成具有结区和接触塞的半导体衬底。每个结区均形成于栅极图案之间，每个接触塞在第一绝缘层中连接至相应的结区，所述栅极图案被第一绝缘层所覆盖。形成第二绝缘层并且该第二绝缘层包括第一和第二垫孔。第一和第二垫孔在不同方向上延伸。第一和第二垫孔暴露接触塞。第一和第二导电垫分别形成于第一和第二垫孔中。形成第三绝缘层并且该第三绝缘层包括双镶嵌图案和垫接触孔。双镶嵌图案暴露出每一个第一导电垫的延伸部分，每个垫接触孔暴露出一个第二导电垫的延伸部分。第一垫接触塞和第一位线形成于双镶嵌图案中，第二垫接触塞形成于每一个垫接触孔中。形成包括沟槽的第四绝缘层，每个沟槽暴露一个第二垫接触塞。然后在每个沟槽中形成第二位线。
一种制造半导体存储器件的方法，包括：提供具有结区的半导体衬底。每个结区均形成于栅极图案之间。在半导体衬底上形成第一和第二绝缘层。在第一和第二绝缘层中形成第一镶嵌图案。每个第一镶嵌图案均包括第一和第二垫孔以及与第一和第二垫孔连通的接触孔。第一和第二垫孔暴露第一绝缘层并且在不同的方向上延伸。在第一绝缘层中形成接触孔以暴露结区。在每个接触孔中形成接触塞。在每个第一垫孔中形成第一导电垫，在每个第二垫孔中形成第二导电垫。形成包括第二双镶嵌图案的第三绝缘层以暴露每个第一导电垫的延伸部分。第三绝缘层还包括各自暴露出一个第二导电垫的延伸部分的垫接触孔。在第二双镶嵌图案中形成第一垫接触塞和第一位线，并且在每个垫接触孔中形成第二垫接触塞。形成包括沟槽的第四绝缘层，并且每个沟槽暴露出一个第二垫接触塞。然后在每个沟槽中形成第二位线。
栅极图案包括在半导体衬底上依次层叠而形成的隧道绝缘层、浮置栅极、介电层和控制栅极。
交替地布置第一导电垫和第二导电垫。
在第一和第二导电垫中，待连接至第一和第二垫接触塞的部分的宽度大于通过其暴露接触塞的部分的宽度。
每个第二垫接触塞的高度均大于每个第一垫接触塞的高度。
第一和第二导电垫延伸使得栅极图案与第一和第二导电垫交叉。
附图说明
通过参考结合附图的以下详述，本发明的上述及其他特征和优点将变得显而易见，其中：
图1是根据本发明的实施方案的半导体存储器件的平面图。
图2A至2G是沿图1中的线A-A’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法；
图3A至3G是沿图1中的线B-B’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法；
图4A至4G是沿图1中的线C-C’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法；和
图5A至5G是沿图1中的线D-D’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法。
图6A至6D是沿图1中的线A-A’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的另一方法。
图7A至7D是沿图1中的线B-B’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的另一方法。
具体实施方式
以下，将参考附图详细地说明本发明的优选实施方案。然而，应理解本发明的实施方案可进行各种改变，本发明的范围不限于本文中所述的实施方案，提供所述实施方案，用于为本领域技术人员更完全地解释本发明的目的。
根据本发明实施方案的半导体存储器件包括大量单元阵列。每个单元阵列均包括多个单元串。每个单元串包括彼此串联连接的源极选择晶体管、多个存储单元和漏极选择晶体管。源极选择晶体管的源极连接至公共源极线，漏极选择晶体管的漏极连接至位线。源极选择晶体管的栅极彼此连接以形成源极选择线，漏极选择晶体管的栅极彼此连接以形成漏极选择线，存储单元的栅极彼此连接以形成字线。在漏极选择线和源极选择线之间形成字线，位线与字线交叉。
图1是根据本发明的实施方案的半导体存储器件的平面图，图2A至2G是沿图1中的线A-A’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法，图3A至3G是沿图1中的线B-B’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法，图4A至4G是沿图1中的线C-C’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法，图5A至5G是沿图1中的线D-D’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的方法。
参考图1、图2A、图3A、图4A和图5A，提供其上形成有栅极图案210、结区200a和200b以及接触塞214a和214b的半导体衬底200。接触塞214a和214b形成在栅极图案210(例如，漏极选择线)之间的结区200a上。
栅极图案210具有其中依次层叠隧道绝缘层202、浮置栅极204、介电层206和控制栅极208的结构。在控制栅极208上可形成硬掩模。在栅极图案210中，控制栅极208彼此连接以形成字线、源极选择线或漏极选择线。附图中所示的漏极选择线DSL是连接控制栅极208的栅极图案210的一部分。在栅极图案210中，构成漏极选择线DSL和源极选择线的介电层206具有接触孔，通过该接触孔暴露浮置栅极204。因此，在漏极选择线DSL和源极选择线中，浮置栅极204和控制栅极208通过接触孔彼此电连接。
使用栅极图案210作为掩模，对半导体衬底200实施离子注入工艺以形成结区200a和200b。结区200a和200b通过隔离层201而彼此隔离。结区200a和200b包括：形成于漏极选择线DSL之间的漏极区200a、形成于源极选择线之间的源极区以及形成于字线之间的单元结区200b。
在结区200a上形成接触塞214a和214b。接触塞214a和214b连接至覆盖栅极图案210的第一绝缘层212中的相应结区200a。
以下详细描述形成接触塞214a和214b的工艺的一个实施例。
在其上形成栅极图案210以及结区200a和200b的半导体衬底200上形成第一绝缘层212。在第一绝缘层212上形成接触掩模图案。移除由接触掩模图案暴露的第一绝缘层212。
在移除第一绝缘层212的部分上形成暴露结区200a的多个接触孔。通过剥离工艺和清洗工艺移除保留的光刻胶和接触掩模图案。利用导电材料填充接触孔。可使用钨、多晶硅等作为导电材料。此后，实施化学机械抛光工艺(以下称为“CMP工艺”)以暴露第一绝缘层212。结果，在接触孔中形成接触塞214a和214b。
参考图1、图2B、图3B、图4B和图5B，形成包括第一和第二垫孔218和318的第二绝缘层216。第一和第二垫孔暴露接触塞214a和214b并且在不同的方向上延伸。
更详细地，在第一绝缘层212上形成第二绝缘层216以覆盖接触塞214a和214b。在第二绝缘层216上形成垫掩模图案。通过使用垫掩模图案的蚀刻工艺移除第二绝缘层216。当实施用于移除第二绝缘层的蚀刻工艺时，栅极图案210通过第一绝缘层212的除去而受到损伤。为避免栅极图案的损伤，在第一绝缘层212和第二绝缘层216之间可进一步形成蚀刻比不同于第二绝缘层216的蚀刻停止层。当形成蚀刻停止层时，接触孔和接触塞214a、214b穿透蚀刻停止层。在移除第一绝缘层212的部分上形成第一和第二垫孔218和318。接触塞214a和214b通过第一和第二垫孔218和318而暴露。然后通过剥离工艺和清洗工艺移除保留的光刻胶和垫掩模图案。
第一垫孔218和第二垫孔318从接触塞214a和214b延伸朝向漏极选择线DSL。第一垫孔218暴露出奇数编号的接触塞214a，第二垫孔318暴露出偶数编号的接触塞214b。为防止第一垫孔218与第二垫孔318连通，第一垫孔218和第二垫孔318相对于接触塞214a、214b在相反的方向上延伸。换言之，第一垫孔218在一个侧向上延伸，第二垫孔318在相反的侧向上延伸。
参考图1、图2C、图3C、图4C和图5C，在第一和第二垫孔218和318中分别形成第一和第二导电垫220和320。第一和第二导电垫220和320分别连接至接触塞214a和214b。交替布置第一和第二导电垫220和320。以下详细描述形成第一和第二导电垫220和320的方法。
采用导电材料(例如钨)填充第一和第二垫孔218和318。实施CMP工艺以暴露第二绝缘层216。结果，在第一和第二垫孔218和318中分别形成第一和第二导电垫220和320。为确保稳定性，形成第一和第二导电垫220和320，使得待连接至在后续工艺中形成的第一和第二垫接触塞的部分的宽度W2大于待连接至第一和第二接触塞214a和214b的部分的宽度W1。此外，在漏极选择线DSL之间可形成第一和第二导电垫220和320。然而，为防止具有宽度W2的第一和第二导电垫220、320的末端部分彼此连接，第一导电垫可在与第二导电垫延伸的方向相反的方向上延伸。因此，第一和第二导电垫220、320与漏极选择线DSL交叉。
参考图1、图2D、图3D、图4D和图5D，形成第一和第二导电垫220和320之后，在第二绝缘层216上形成包括双镶嵌图案230和第二垫接触孔324的第三绝缘层222。双镶嵌图案230包括第一垫接触孔224和第一沟槽226。第一导电垫220的延伸的部分通过第一垫接触孔而暴露，第一沟槽连通第一垫接触孔224。以下详细描述形成包括双镶嵌图案230和第二垫接触孔324的第三绝缘层222的方法。
在第二绝缘层216上形成第三绝缘层222以覆盖第一和第二导电垫220和320。在第三绝缘层222上形成垫接触掩模图案。通过使用垫接触掩模图案的蚀刻工艺移除第三绝缘层222。在移除第三绝缘层222的部分上形成暴露第一导电垫220的第一垫接触孔224和暴露第二导电垫320的第二垫接触孔324。然后通过剥离工艺和清洗工艺移除保留的光刻胶和垫接触掩模图案。
随后，在包括第一和第二垫接触孔224和324的第三绝缘层222上形成沟槽掩模图案。将通过所述沟槽掩模图案而暴露的第三绝缘层222蚀刻至一定深度，以在第三绝缘层222中形成第一沟槽226。每个第一沟槽226连接与相应第一垫接触孔224连通。第一沟槽226与漏极选择线DSL交叉以限定其上随后形成第一位线BL1的区域。然后通过剥离工艺和清洗工艺移除保留的光刻胶和沟槽掩模图案。
参考图1、图2E、图3E、图4E和图5E，在双镶嵌图案230中形成第一垫接触塞228和第一位线BL1，在第二垫接触孔324中形成第二垫接触塞328。以下详细描述形成第一垫接触塞228、第一位线BL1和第二垫接触塞328的方法。
采用导电材料(例如钨)填充双镶嵌图案230和第二垫接触孔324。实施CMP工艺以暴露第三绝缘层222。结果，形成第一垫接触塞228、第二垫接触塞328和第一位线BL1。
第一垫接触塞228电连接第一导电垫220和第一位线BL1。第二垫接触塞328连接第二导电垫320，并且通过第三绝缘层222与第一位线BL1绝缘。第二垫接触塞328的高度(d2)与第一垫接触塞228的高度和第一位线BL1的高度的总和相同。因此，第二垫接触塞328形成为具有大于第一垫接触塞228高度的高度(d1)。
参考图1、图2F、图3F、图4F和图5F，在包括第一垫接触塞228、第一位线BL2和第二垫接触塞328的第三绝缘层222上形成包括第二沟槽326的第四绝缘层232。第二沟槽326暴露第二垫接触塞328。以下详细描述形成包括第二沟槽326的第四绝缘层232的方法。
在包括第一垫接触塞228、第一位线BL2和第二垫接触塞328的第三绝缘层222上形成第四绝缘层232。在第四绝缘层232上形成沟槽掩模图案。将通过沟槽掩模图案暴露的第四绝缘层232移除，使得暴露第二垫接触塞328。因此，第二沟槽326形成为与第一沟槽226交替地布置。第二沟槽326与漏极选择线DSL交叉以限定其上随后形成第二位线BL2的区域。然后通过剥离工艺和清洗工艺移除保留的光刻胶和沟槽掩模图案。
参考图1、图2G、图3G、图4G和图5G，在第二沟槽326中形成第二位线BL2。第二位线BL2通过第二垫接触塞328电连接至第二导电垫320。以下详细地说明形成第二位线BL2的方法。
采用导电材料(例如，钨)填充第二沟槽326。实施CMP工艺以暴露第四绝缘层232。结果，形成第二位线BL2。每个第二位线BL2形成在相邻第一位线BL1之间。即，交替地布置第一位线BL1和第二位线BL2。
在本发明中，在不同的层上交替形成第一位线BL1和第二位线BL2。结果，增加相邻位线BL1和BL2之间的距离。因此，通过位线BL1和BL2形成的寄生电容器的电容减小。因此，本发明可改善阻容(RC)延迟以提高半导体存储器件的操作速度。
在根据本发明的另一个实施方案的半导体存储器件中，虽然位线BL1和BL2在不同的层上形成，但是位线BL1和BL2连接至具有不同高度的第一和第二垫接触塞228和328。因此，位线可电连接至结区200a。
在本发明中，用于将位线BL1和BL2连接至结区200a的接触结构被分成接触塞214a、214b和垫接触塞228、328。因此，待填充接触塞214a、214b和228、328的接触孔的高度变得低于通过常规方法形成的接触孔的高度。结果，能够改善其中在形成接触塞时产生空隙的现象。因此，本发明可减少制造劣质半导体存储器件的数目以提高良品率。在本发明中，通过另外形成宽度大于接触塞214a、214b的宽度的导电垫220、320，可确保垫接触孔324、224的对准容限。
图6A至6D是沿图1中的线A-A’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的另一个方法。图7A至7D是沿图1中的线B-B’截取的截面图，以依次地说明根据本发明的实施方案来制造半导体存储器件的另一个方法。
参考图6A至图7A，在包括栅极图案210与结区200a和200b的半导体衬底200上形成第一绝缘层212。栅极图案210、结区200a和200b与参考图2A、图3A、图4A和图5A描述的那些相同。但是，图6A和图7A显示在第一绝缘层212中不形成接触孔。
参考图6B至图7B，在第一绝缘层212上形成包括第一和第二垫孔218、318的第二绝缘层216。第一和第二垫孔218、318覆盖结区200a。第一和第二垫孔218、318与参考图2B、图3B、图4B和图5B描述的那些相同。
参考图6C至图7C，在通过第一和第二垫孔218、318暴露的第一绝缘层212中，在通过光刻工艺形成的光刻胶图案之间暴露出覆盖结区200a的部分。通过蚀刻工艺移除暴露的第一绝缘层212，以形成通过其暴露结区200a的接触孔213a和213b。如上所述，在第一和第二绝缘层212、216中形成包括第一和第二垫孔218、318以及接触孔213a、213b的双镶嵌图案219a和219b。
参考图6D和图7D，采用导电材料填充第一和第二绝缘层212和216上的双镶嵌图案219a和219b。实施CMP工艺以形成接触塞214a、214b以及电连接至接触塞214a、214b的导电垫220、320。在形成导电垫220、320之后实施的后续工艺与以上参考图2D至图2G、图3D至图3G、图4D至图4G以及图5D至图5G所描述的方法相同。
在根据本发明的实施方案的半导体存储器件中，位线被分成分别连接至具有不同高度的第一和第二垫接触孔的第一位线和第二位线。由此相邻位线在不同的层中形成。因此，相邻位线之间的距离增加以减小通过相邻位线形成的寄生电容器的电容。由此可改善阻容(RC)延迟以提高快闪存储器件的操作速度。
此外，由于用于将位线连接至结区的接触结构被分成接触塞和垫接触塞，所以能够防止由接触结构垂直高度所导致的空隙的产生。因此，本发明的实施方案可减少制造的劣质半导体存储器件的数目以提高良品率。此外，通过形成导电垫可确保垫接触孔的对准容限。
虽然本发明已经参考大量说明性的实施方案进行了描述，但是应理解本领域技术人员可设计出各种其它的改变和实施方案，其均落入本公开原理的精神和范围内。尤其是，在所述公开、附图和所附的权利要求的范围内，在本发明的组合排列的构件和/或结构中可能具有其它的变化和改变。除构件和/或结构的变化和改变之外，对本领域技术人员而言，可替代的用途也会是显而易见的。

Claims (21)

1.一种半导体存储器件，包括：
在半导体衬底上形成的接触塞，每个接触塞均布置在栅极图案之间；
在不同方向上延伸的第一和第二导电垫，每一个所述第一和第二导电垫连接至所述接触塞之一；
分别在所述第一和第二导电垫的延伸的外周上形成的第一和第二垫接触塞，其中每一个所述第一垫接触塞的高度均不同于每一个所述第二垫接触塞的高度；
分别连接至所述第一垫接触塞的第一位线；和
分别连接至所述第二垫接触塞的第二位线。
2.根据权利要求1所述的半导体存储器件，其中所述栅极图案包括在所述半导体衬底上依次层叠而形成的隧道绝缘层、浮置栅极、介电层和控制栅极。
3.根据权利要求1所述的半导体存储器件，其中所述第一导电垫和所述第二导电垫是交替布置的。
4.根据权利要求1所述的半导体存储器件，其中所述第一和第二导电垫布置为使得待连接至所述第一和第二垫接触塞的部分的宽度大于待连接至所述接触塞的部分的宽度。
5.根据权利要求1所述的半导体存储器件，其中所述第一位线和所述第二位线形成在不同的层上。
6.根据权利要求1所述的半导体存储器件，还包括连接至所述接触塞的结区，每一个结区形成在所述栅极图案之间的所述半导体衬底上。
7.根据权利要求1所述的半导体存储器件，还包括：
在所述半导体衬底上形成的第一绝缘层，其中所述第一绝缘层包括其中形成所述接触塞的接触孔；
在所述第一绝缘层上形成的第二绝缘层，其中所述第二绝缘层包括其中形成所述第一和第二导电垫的垫孔；
在所述第二绝缘层上形成的第三绝缘层，其中所述第三绝缘层包括其中形成所述第一垫接触塞和所述第一位线的双镶嵌图案，并且所述第三绝缘层包括其中形成所述第二接触塞的垫接触孔；和
在所述第三绝缘层上形成的第四绝缘层，其中所述第四绝缘层包括其中形成所述第二位线的沟槽。
8.根据权利要求1所述的半导体存储器件，其中所述第二垫接触塞形成为使得每一个所述第二垫接触塞的高度大于每一个所述第一垫接触塞的高度。
9.根据权利要求1所述的半导体存储器件，其中所述第一和第二导电垫延伸为使得所述栅极图案与所述第一和第二导电垫交叉。
10.一种制造半导体存储器件的方法，所述方法包括：
提供其上形成有结区和接触塞的半导体衬底，所述结区形成在栅极图案之间，所述接触塞在覆盖所述栅极图案的第一绝缘层中连接至所述相应的结区；
形成包括第一和第二垫孔的第二绝缘层，其中所述第一和第二垫孔在不同的方向上延伸，所述第一和第二垫孔暴露所述接触塞；
在所述第一和第二垫孔中分别形成第一和第二导电垫；
形成包括双镶嵌图案和垫接触孔的第三绝缘层，其中所述双镶嵌图案暴露所述第一导电垫的延伸部分，所述垫接触孔暴露所述第二导电垫的延伸部分；
在所述双镶嵌图案中形成第一垫接触塞和第一位线；
在所述垫接触孔中形成第二垫接触塞；
形成包括暴露所述第二垫接触塞的沟槽的第四绝缘层；和
在所述沟槽中形成第二位线。
11.根据权利要求10所述的制造半导体存储器件的方法，其中所述栅极图案包括在所述半导体衬底上依次层叠而形成的隧道绝缘层、浮置栅极、介电层和控制栅极。
12.根据权利要求10所述的制造半导体存储器件的方法，其中所述第一导电垫和所述第二导电垫是交替布置的。
13.根据权利要求10所述的制造半导体存储器件的方法，其中所述第一和第二导电垫设置为使得待连接至所述第一和第二垫接触塞的部分的宽度大于通过其暴露所述接触塞的部分的宽度。
14.根据权利要求10所述的制造半导体存储器件的方法，其中每一个所述第二垫接触塞的高度大于每一个所述第一垫接触塞的高度。
15.根据权利要求10所述的制造半导体存储器件的方法，其中所述第一和第二导电垫延伸为使得所述栅极图案与所述第一和第二导电垫交叉。
16.一种制造半导体存储器件的方法，所述方法包括：
提供具有结区的半导体衬底，每个结区形成在栅极图案之间；
在所述半导体衬底上形成第一和第二绝缘层；
在所述第一和第二绝缘层中形成第一镶嵌图案，其中每个第一镶嵌图案包括第一和第二垫孔以及与所述第一和第二垫孔连通的接触孔，所述第一和第二垫孔暴露所述第一绝缘层并在不同的方向上延伸，所述接触孔穿透所述第一绝缘层以暴露所述结区；
在每一个接触孔中形成接触塞；
在每一个第一垫孔中形成第一导电垫；
在每一个第二垫孔中形成第二导电垫；
形成包括第二双镶嵌图案和垫接触孔的第三绝缘层，其中所述第二双镶嵌图案暴露每个第一导电垫的延伸部分，所述垫接触孔暴露每个第二导电垫的延伸部分；
在所述第二双镶嵌图案中形成第一垫接触塞和第一位线；
在每一个垫接触孔中形成第二垫接触塞；
形成包括暴露所述第二垫接触塞的沟槽的第四绝缘层；和
在每一个沟槽中形成第二位线。
17.根据权利要求16所述的制造半导体存储器件的方法，其中所述栅极图案包括在所述半导体衬底上依次层叠而形成的隧道绝缘层、浮置栅极、介电层和控制栅极。
18.根据权利要求16所述的制造半导体存储器件的方法，其中所述第一导电垫和所述第二导电垫是交替布置的。
19.根据权利要求16所述的制造半导体存储器件的方法，其中所述第一和第二导电垫设置为使得待连接至所述第一和第二垫接触塞的部分的宽度大于通过其暴露所述接触塞的部分的宽度。
20.根据权利要求16所述的制造半导体存储器件的方法，其中每一个所述第二垫接触塞的高度大于每一个所述第一垫接触塞的高度。
21.根据权利要求16所述的制造半导体存储器件的方法，其中所述第一和第二导电垫延伸为使得所述栅极图案与所述第一和第二导电垫交叉。
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