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CN101511969B - 用于干法刻蚀含铪材料的方法和系统 - Google Patents

用于干法刻蚀含铪材料的方法和系统 Download PDF

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CN101511969B CN2007800335662A CN200780033566A CN101511969B CN 101511969 B CN101511969 B CN 101511969B CN 2007800335662 A CN2007800335662 A CN 2007800335662A CN 200780033566 A CN200780033566 A CN 200780033566A CN 101511969 B CN101511969 B CN 101511969B
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Abstract

描述了一种利用基于三氯化硼(BCl3)的处理化学组分刻蚀含铪层的方法和系统。具有诸如二氧化铪(HfO2)层之类的含铪层的衬底受到包括BCl3和添加气体的干法刻蚀处理，添加气体包括：含氧气体，例如O2；或者含氮气体，例如N2；或者烃气体(CxHy)，例如CH4；或者其中两者或更多者的组合。

Description

用于干法刻蚀含铪材料的方法和系统
技术领域
本发明涉及一种利用干法等离子体处理刻蚀衬底上的含铪层的方法和系统，更具体而言，涉及一种利用包含BCl3和添加气体(additive gas)的处理气体刻蚀含铪层的方法和系统。
背景技术
如半导体领域已知的，半导体器件尺寸的减小已经变得绝对必要，以提高器件性能并降低功耗。因此，工艺开发和集成问题是对新栅极堆叠材料和硅化物处理的关键挑战，其中迫切地需要将SiO2和氮氧化硅(SiNxOy)替换为高介电常数电介质材料(这里也称为“高k”材料)，并且使用替换的栅极电极材料来替代亚0.1μm互补金属氧化物半导体(CMOS)技术中的掺杂多晶硅。其特征在于介电常数大于SiO2的介电常数(k～3.9)的电介质材料通常被称为高k材料。另外，高k材料可以指被沉积到衬底上的电介质材料(例如HfO2、ZrO2)，而不是在衬底表面上生长的电介质材料(例如SiO2、SiNxOy)。高k材料可包括金属硅化物或氧化物(例如，Ta2O5(k～26)、TiO2(k～80)、ZrO2(k～25)、Al2O3(k～9)、HfSiO、HfO2(k～25))。在半导体器件的制造期间，高k层必须被刻蚀和去除以允许源极/漏极区域的硅化，并且降低在离子注入期间金属杂质被注入到源极/漏极区域中的风险。然而，这些材料必须在对栅极结构的损伤最小化等等的情况下刻蚀。
发明内容
本发明涉及一种用于刻蚀衬底上的含铪层的方法和系统。该方法包括使用具有BCl3和添加气体的处理组合物。添加气体可包括含氧气体、含氮气体、或含烃气体、或者其中两者或更多者的组合。
根据一个实施例，描述了一种刻蚀衬底上的含铪层的方法，以及一种包含用于执行该方法的指令的计算机可读介质，包括：将具有含铪层的衬底放置在等离子体处理系统中，其中限定有图案的掩模层覆盖在含铪层上；将衬底的温度提升到高于大约30摄氏度；向等离子体处理系统引入包含BCl3和添加气体的处理组合物；在等离子体处理系统中由处理组合物形成等离子体；以及将衬底暴露于等离子体以将图案刻蚀到含铪层中。添加气体可包括含氧气体、含氮气体、或含烃气体、或者其中两者或更多者的组合。
根据另一个实施例，描述了一种用于刻蚀衬底上的含铪层的等离子体处理系统，包括等离子体处理室和控制器，等离子体处理室适用于由处理组合物形成等离子体以刻蚀含铪层，控制器耦合到等离子体处理室，并且被配置为执行利用处理组合物的工艺流程，该处理组合物包含BCl3和添加气体，添加气体包括含氧气体、含氮气体、或烃气体、或者其中两者或更多者的组合。
附图说明
在附图中：
图1A、1B和1C图示了根据一个实施例用于图案刻蚀膜堆叠的过程的示意性图示；
图2示出了根据一个实施例的等离子体处理系统的简化示意图；
图3示出了根据另一个实施例的等离子体处理系统的示意图；
图4示出了根据另一个实施例的等离子体处理系统的示意图；
图5示出了根据另一个实施例的等离子体处理系统的示意图；
图6示出了根据另一个实施例的等离子体处理系统的示意图；
图7示出了根据另一个实施例的等离子体处理系统的示意图；
图8A至8G图示了用于刻蚀含铪层的示例性工艺数据；以及
图9给出了一种根据一个实施例在等离子体处理系统中刻蚀衬底上的含铪层的方法。
具体实施方式
在下面的描述中，出于说明而非限制目的，阐述了具体细节，例如等离子体处理系统的特定几何形状以及各种工艺的描述。然而，应当理解，在脱离这些具体细节的其他实施例中也可实施本发明。
在材料处理方法中，图案刻蚀包括向衬底的上表面施加诸如光刻胶之类的光敏材料的薄层，该薄层随后被图案化以提供用于在刻蚀期间将该图案转移到衬底上的下层薄膜的掩模。光敏材料的图案化一般包括例如利用光刻系统通过辐射源透过光敏材料的光罩(和相关的光学元件)进行曝光，接着利用显影剂去除光敏材料的被辐射区域(在正型光刻胶的情况下)或未辐射区域(在负型光刻胶的情况下)。而且，该掩模层可包括多个子层。
在图案刻蚀期间，经常采用干法等离子体刻蚀工艺，其中通过将诸如射频(RF)功率之类的电磁(EM)能量耦合到处理气体来由处理气体形成等离子体，以加热电子并引起随后处理气体的原子和/或分子组分的离子化和离解。使用一系列干法刻蚀工艺，例如使用如上所述的光刻工艺在初始掩模层中形成的图案被转移到膜堆叠内的下层，包括最终产品(例如电子器件)所期望的一个或多个材料层。
例如，如图1A至1C所示，图示了包括形成在衬底110上的多个层120至170的膜堆叠100。膜堆叠100例如可包括具有多晶硅层150、金属或含金属层140、以及作为栅极电介质或栅极电介质的一部分的高介电常数(高k)电介质层130的多晶硅(多晶硅或者poly-Si)栅极堆叠。含金属层140例如可以是金属/多晶硅栅极电极的一部分。含金属层140可以厚达几百埃(A)，例如约为100A，并且它可包含W、WN、WSix、Al、Mo、MoN、Ta、TaN、TaSiN、HfN、HfSi、HfSiN、Ti、TiN、TiSiN、Re、Ru或Pt。引入金属栅极电极以替代传统的多晶硅栅极电极层或者与传统的多晶硅栅极电极层相集成可以带来若干好处，包括消除了多晶硅栅极耗尽效应、减小了薄膜电阻、先进高k层上更好的可靠性和(可能)更好的热稳定性。例如，栅极电介质还可包括高k层和衬底之间的界面层120，例如二氧化硅(SiO2)的薄层。高k电介质层130例如可包括含铪的层，例如氧化铪层(例如HfO2)或硅酸铪层(例如HfSiO)。
膜堆叠100还包括图案化掩模层180，例如其中利用光刻工艺形成有图案的光刻胶层。另外，例如，膜堆叠100可包括用于对掩模层180图案化的抗反射涂层(ARC)170，以及用于对多晶硅层150进行干法刻蚀的一个或多个硬掩模层160，例如二氧化硅(SiO2)硬掩模。
如图1B和1C所示，选择用于将图案转移到下层的膜堆叠的一系列刻蚀工艺，以保留被转移的图案的完整性(例如临界尺寸等)并且使得对在制作电子器件中用到的那些层的损伤最小化。一种关键刻蚀工艺包括将图案转移到高k电介质膜130，而不损伤例如多晶硅层150或下层的SiO2界面层120，或者这两者。
用于刻蚀含铪的高k层的传统工艺包括使用基于HBr/Cl2的处理化学组分。然而，这些刻蚀化学组分已知会刻蚀多晶硅层150和下层的SiO2界面层120。例如，当使用基于HBr/Cl2的处理化学组分时，发明人观察到HfO2和Poly-Si之间的刻蚀选择比大于10，但是发明人还观察到HfO2和SiO2之间的刻蚀选择比范围仅从1.5到2.5。
根据一个实施例，用于将图案转移到高k电介质层130中的图案刻蚀工艺包括引入包含BCl3和添加气体的处理组合物。添加气体被预期用作钝化气体，从而添加气体提供了在不希望发生刻蚀的表面处的钝化。因而，图案刻蚀工艺可以提供HfO2和不希望发生刻蚀的那些材料(例如Poly-Si和SiO2)之间的刻蚀选择比的改善。
添加气体可包括含氧气体、含氮气体、或烃气体(由CxHy表征，其中x和y是大于或等于1的整数)、或者其中两者或更多者的组合。例如，含氧气体可包括O2、NO、NO2、N2O、CO、或CO2、或者其中两者或更多者的组合。另外，例如，含氮气体可包括N2或NH3或其中两者或更多者的组合。此外，烃气体可包括C2H4、CH4、C2H2、C2H6、C3H4、C3H6、C3H8、C4H6、C4H8、C4H10、C5H8、C5H10、C6H6、C6H10、或C6H12、或者其中两者或更多者的组合。处理组合物还可包括惰性气体，例如稀有气体(例如He、Ne、Ar、Kr、Xe)。
根据一个实施例，图2中所示的等离子体处理系统1包括等离子体处理室10、耦合到等离子体处理室10的可选诊断系统12、以及耦合到可选诊断系统12和等离子体处理室10的控制器14。控制器14被配置为执行如下的工艺流程，该工艺流程包括至少一个被配置来利用由如上所述包含BCl3和添加气体的处理组合物的引入而形成的等离子体对含铪层进行刻蚀的步骤。另外，控制器14被可选地配置为接收来自诊断系统12的至少一个结束点信号并对该至少一个结束点信号进行后处理以准确确定工艺的结束点。或者，控制器14利用预定时间来设定工艺的结束点。在图示实施例中，图2中所示的等离子体处理系统1利用等离子体来进行材料处理。等离子体处理系统1可包括刻蚀室。
图3图示了根据另一个实施例的等离子体处理系统。等离子体处理系统1a包括等离子体处理室10、要处理的衬底25被固定于其上的衬底夹持器20和真空泵系统30。衬底25可以是半导体衬底、晶片或液晶显示器。等离子体处理室10可以被配置为适用于在与衬底25的表面相邻的处理区域15中生成等离子体。经由气体注入系统(未示出)来引入可离子化的气体或气体混合物，并且调节处理压强。例如，控制机构(未示出)可以用于对真空泵系统30进行节流。等离子体可以用于产生特定于预定材料工艺的材料，并且/或者帮助从衬底25的暴露表面去除材料。等离子体处理系统1a可以被配置为处理任何尺寸的衬底，例如200mm衬底、300mm衬底或更大的衬底。
衬底25可以经由静电夹紧系统固定到衬底夹持器20。此外，衬底夹持器20还可包括温度控制系统，用于在各种刻蚀工艺期间控制衬底25的温度。例如，在用于刻蚀高k电介质层(例如含铪层)的刻蚀工艺期间，温度控制系统包括加热系统，加热系统被配置为将衬底25的温度提升到大约30摄氏度或更高。或者，温度控制系统包括被配置为将衬底25的温度提升到大约50摄氏度或更高的加热系统。或者，温度控制系统包括被配置为将衬底25的温度提升到大约75摄氏度或更高的加热系统。或者，温度控制系统包括被配置为将衬底25的温度提升到大约100摄氏度或更高的加热系统。或者，温度控制系统包括被配置为将衬底25的温度提升到大约200摄氏度或更高的加热系统。例如，衬底温度可以从大约50摄氏度到大约250摄氏度，并且可以从大约50摄氏度到大约100摄氏度。
另外，例如，在用于刻蚀多晶硅层的刻蚀工艺期间，温度控制系统包括被配置为将衬底25的温度提升到大约100摄氏度或更低的加热系统。又例如，在用于刻蚀SiO2层的刻蚀工艺期间，温度控制系统包括被配置为将衬底25的温度降低到或者维持在大约20到30摄氏度的冷却系统。
衬底夹持器20可包含具有冷却系统或加热系统或这两者的温度控制系统。例如，冷却系统或加热系统可包含再循环流体流，该再循环流体流在冷却时从衬底夹持器20接收热量并将热量转移到热交换系统(未示出)，或者在加热时将热量从热交换系统转移到流体流。另外，例如，冷却系统或加热系统可包含加热/冷却元件，例如电阻性加热元件或者位于衬底夹持器20内的热电加热器/冷却器。
而且，衬底夹持器20可以适用于经由背面气体供应系统将传热气体传输到衬底25的背面，以提高衬底25和衬底夹持器20之间的气体间隙热导率。当需要对衬底在提升或降低的温度下进行温度控制时可以使用这种系统。例如，背面气体系统可包括两区气体分布系统，其中背面气体(例如氦)压强可以在衬底25的中心和边缘之间独立变化。
在其他实施例中，诸如电阻性加热元件或热电加热器/冷却器之类的加热/冷却元件可被包括在等离子体处理室10的室壁中，或被包括在等离子体处理系统1a内的任何其他组件中。
在图3所示的实施例中，衬底夹持器20可包含电极，RF功率通过该电极耦合到处理空间15中的处理等离子体。例如，通过经由可选的阻抗匹配网络42将RF功率从RF发生器40发送到衬底夹持器20，衬底夹持器20可以被偏置在某一RF电压。RF偏置可以用来加热电子以形成并维持等离子体，或者影响鞘内的离子能量分布功能，或者这两者。在该配置中，系统可以操作为反应离子刻蚀(RIE)反应器，其中室可以用作地表面。用于RF偏置的典型频率可以从0.1MHz到100MHz。用于等离子体处理的RF系统是本领域技术人员公知的。
此外，阻抗匹配网络42用来通过减小反射功率来提高向等离子体处理室10中的等离子体传送RF功率的能力。匹配网络拓扑(例如L型、π型、T型等等)和自动控制方法是本领域技术人员公知的。
仍然参考图3，等离子体处理系统1a可选地包含耦合到与衬底25相对的上电极52的直流(DC)电源50。上电极52可包括电极板。电极板可包括含硅的电极板。而且，电极板可包括掺杂硅的电极板。DC电源可包括可变DC电源。另外，DC电源可包括双极DC电源。DC电源50还可包括被配置为执行以下操作中的至少一种的系统：监视调节、或者控制DC电源50的极性、电流、电压和/或开/关状态。一旦形成了等离子体，DC电源50就可辅助弹道电子束的形成。电子过滤器可以用于将RF功率与DC电源50解耦合。
例如，由DC电源50施加到电极52的DC电压可以从大约-2000伏(V)到大约1000V。优选地，DC电压的绝对值具有等于或大于大约100V的值，并且更优选地，DC电压的绝对值具有等于或大于大约500V的值。另外，优选地DC电压具有负极性。此外，优选地DC电压是具有大于在上电极52的表面上生成的自偏置电压的绝对值的负电压。与衬底夹持器20面对的上电极52的表面可以由含硅材料构成。
真空泵系统30可包含泵速能高达5000公升每秒(以及更大)的涡轮分子真空泵(TMP)和用于节流室压强的门阀。在传统的用于干法等离子体刻蚀的等离子体处理设备中，可以采用1000到3000公升每秒的TMP。TMP可以用于一般小于50mTorr的低压处理。对于高压处理(即，大于100mTorr)，可以使用机械增压泵和干法粗抽泵。此外，用于监视室压强(未示出)的设备可以耦合到等离子体处理室10。压强测量设备例如可以是可从MKS Instruments Inc.(Andover，MA)购得的628B型Baratron绝对电容压力计。
仍然参考图3，等离子体处理系统1a还包括控制器90，控制器90包括微处理器、存储器和数字I/O端口，其能够生成控制电压，该控制电压足以传输并激活到等离子体处理系统1a的输入以及监视来自等离子体处理系统1a的输出。而且，控制器90可以耦合到RF发生器40、阻抗匹配网络42、可选DC电源50、气体注入系统(未示出)、真空泵系统30、以及背面气体传输系统(未示出)、衬底/衬底夹持器温度控制系统(未示出)、和/或静电夹紧系统(未示出)，并与这些组件交换信息。存储在存储器中的程序可以用于根据工艺流程激活到等离子体处理系统1a的前述组件的输入，以执行刻蚀薄膜的方法。控制器90的一个示例是可以从Texas，Austin，Dell Corporation得到的DELL PRECISION WORKSTATION610TM。
控制器90可以位于等离子体处理系统1a本地，或者它可以经由因特网或内联网位于等离子体处理系统1a远处。因而，控制器90可以利用直接连接、内联网或因特网中的至少一种与等离子体处理系统1a交换数据。控制器90可以耦合到在客户位置(即，器件制造者等)处的内联网，或者耦合到在供应商位置(即，设备制造商)处的内联网。此外，另一台计算机(即，控制器、服务器等)可以经由直接连接、内联网或因特网中的至少一种访问控制器90以交换数据。
在图4所示的实施例中，等离子体处理系统1b可以类似于图2或3的实施例，并且还包括固定的、或者机械或电旋转的磁场系统60，以潜在增大等离子体密度和/或提高等离子体处理均匀性。而且，控制器90可以耦合到磁场系统60，以调控旋转的速度和场强。旋转磁场的设计和实现方式是本领域技术人员所公知的。
在图5所示的实施例中，等离子体处理系统1c可以类似于图2或图3的实施例，并且还可包括RF发生器70，RF发生器70被配置为通过可选的阻抗匹配网络72将RF功率耦合到上电极52。用于向上电极52施加RF功率的典型频率可以从约0.1MHz到约200MHz。另外，用于向衬底夹持器20(或下电极)施加功率的典型频率可以从约0.1MHz到约100MHz。例如，耦合到上电极52的RF频率可以相对高于耦合到衬底夹持器20的RF频率。此外，从RF发生器70到上电极52的RF功率可以被幅度调制，或者从RF发生器40到衬底夹持器20的RF功率可以被幅度调制，或者这两个RF功率都可被幅度调制。优选地，处于较高RF频率的RF功率被幅度调制。而且，控制器90耦合到RF发生器70和阻抗匹配网络72，以控制向上电极52施加RF功率的操作。上电极的设计和实现方式是本领域技术人员所公知的。
仍然参考图5，可选的DC电源50可以直接耦合到上电极52，或者它可以耦合到从阻抗匹配网络72的输出端延伸到上电极52的RF传输线。电过滤器可以用于将RF功率与DC电源50解耦合。
在图6所示的实施例中，等离子体处理系统1d例如可以类似于图2、3和4的实施例，并且还可包括电感线圈80，RF功率通过可选的阻抗匹配网络84经由RF发生器82耦合到电感线圈80。RF功率通过电介质窗口(未示出)从电感线圈80电感耦合到等离子体处理区15。用于向电感线圈80施加RF功率的典型频率可以从约10MHz到约100MHz。类似地，用于向衬底夹持器20(或下电极)施加功率的典型频率可以从约0.1MHz到约100MHz。另外，缝隙式法拉第护罩(未示出)可以用于减少电感线圈80和等离子体之间的电容耦合。而且，控制器90耦合到RF发生器82和阻抗匹配网络84，以控制向电感线圈80施加功率的操作。在替换实施例中，电感线圈80可以是从上部与等离子体处理区15通信的“螺旋”线圈或“扁平”线圈，如在变压器耦合等离子体(TCP)反应器中一样。电感耦合等离子体(ICP)源或者变压器耦合等离子体(TCP)源的设计和实现方式是本领域技术人员所公知的。
或者，等离子体可以利用电子回旋共振(ECR)形成。在另一个实施例中，等离子体通过螺旋波的引入来形成。在另一个实施例中，等离子体由传播表面波形成。上述每种等离子体源是本领域技术人员所公知的。
在图7所示的实施例中，等离子体处理系统1e例如可以类似于图3、4和5的实施例，并且还可包括第二RF发生器44，RF发生器44被配置为通过另一个可选的阻抗匹配网络46将RF功率耦合到衬底夹持器20。对于第一RF发生器40或第二RF发生器44或这两者来说，用于向衬底夹持器20施加RF功率的典型频率可以从约0.1MHz到约200MHz。用于第二RF发生器44的RF功率可以相对大于用于第一RF发生器40的RF频率。此外，从RF发生器40到衬底夹持器20的RF功率可以被幅度调制，或者从RF发生器44到衬底夹持器20的RF功率可以被幅度调制，或者这两个RF功率都可被幅度调制。优选地，处于较高RF频率的RF功率被幅度调制。而且，控制器90耦合到第二RF发生器44和阻抗匹配网络46，以控制向衬底夹持器20施加RF功率的操作。用于衬底夹持器的RF系统的设计和实现方式是本领域技术人员所公知的。
在下面的讨论中，给出了一种利用等离子体处理设备刻蚀含铪层的方法。例如，等离子体处理设备可包括各种元件(例如在图2至7中所描述的元件)及其组合。
在一个实施例中，刻蚀诸如HfO2层之类的含铪层的方法包括使用包含BCl3和添加气体的处理组合物。添加气体可包括含氧气体、含氮气体、或烃气体(由CxHy表征，其中x和y是大于或等于1的整数)、或者其中两者或更多者的组合。例如，含氧气体可包括O2、NO、NO2、N2O、CO、或CO2、或者其中两者或更多者的组合。另外，例如，含氮气体可包括N2或NH3或其中两者或更多者的组合。此外，烃气体可包括C2H4、CH4、C2H2、C2H6、C3H4、C3H6、C3H8、C4H6、C4H8、C4H10、C5H8、C5H10、C6H6、C6H10、或C6H12、或者其中两者或更多者的组合。处理组合物还可包含惰性气体，例如稀有气体(例如He、Ne、Ar、Kr、Xe)。
例如，工艺参数空间可包括约5到约1000mTorr的室压强、从约1到约500sccm的BCl3处理气体流率、从约1到约500sccm的O2处理气体流率、从约1到约500sccm的N2处理气体流率、从约1到约500sccm的烃(CxHy)处理气体流率、从约10到约500sccm的Ar处理气体流率、从约0到约2000W的上电极(UEL)(例如图5中的元件52)RF偏置、以及从约10到约1000W的下电极(LEL)(例如图5中的元件20)RF偏置。另外，上电极偏置频率可以从约0.1MHz到约200MHz，例如为60MHz。另外，下电极偏置频率可以从约0.1MHz到约100MHz，例如为2MHz。
在一个示例中，给出了一种利用诸如图5中所描述的等离子体处理设备刻蚀HfO2层的方法。然而，所讨论的方法并不限于该示例性描述的范围。表1给出了上电极(UEL)RF功率(瓦，W)、下电极(LEL)RF功率(W)、压强(p；毫托，mTorr)、衬底温度(T，℃)、BCl3流率(每分钟标准立方厘米，sccm)、Ar流率(sccm)、O2流率(sccm)、N2流率(sccm)、CH4流率(sccm)、以及刻蚀时间(秒，sec)。另外，表1给出了HfO2刻蚀速率(每分钟埃，A/min)、Poly-Si刻蚀速率(A/min)、SiO2刻蚀速率(A/min)、HfO2对Poly-Si的刻蚀选择比(HfO2/Poly-Si)、以及HfO2对SiO2的刻蚀选择比(HfO2/SiO2)。
表1中所列出的每种工艺流程的其他工艺条件包括：UEL温度(例如图5中的电极52)＝80摄氏度；并且室壁温度＝50摄氏度。
  UELRF(W)   LELRF(W)  P(mTorr)   T(℃)   BCl3(sccm)   Ar(sccm)   O2(sccm)   N2(sccm)   CH4(sccm)   刻蚀时间(sec)   HfO2E/R(A/min)   Poly-SiE/R(A/min)   SiO2E/R(A/min)   HfO2/SiO2   HfO2/Poly-Si
  200   25   10   200   190   0   0   0   0   15   55.7   -17.8   27.7   2   沉积
  200   25   10   200   177   0   0   0   5   15   41.8   -62.2   23.3   1.8   沉积
  200   25   10   200   177   0   0   0   13   15   28.3   -61.9   -4.76   沉积   沉积
  200   25   10   200   175   0   0   0   15   15   10.01   -63.4   -15.1   沉积   沉积
  200   25   10   200   160   0   0   0   30   15   -37.4   -61.5   -79   沉积   沉积
  200   25   10   200   175   0   15   0   0   15   10.6   13   4.4   2.4   0.8
  200   25   10   200   160   0   30   0   0   15   0.9   -53.3   -68.6   沉积   沉积
  200   25   10   200   177   100   0   0   13   15   31   -60.5   9   3.4   沉积
  200   25   10   200   177   0   0   100   13   15   23.3   -44.3   0.8   29.5   沉积
表1
如表1所示，使用O2作为添加气体、使用CH4作为添加气体、以及使用N2与CH4的组合作为添加气体实现了HfO2和Poly-Si、以及HfO2和SiO2之间相对较高的刻蚀选择比。例如，第三工艺条件(即，UEL功率＝200W；LEL功率＝25W；p＝10mTorr；T＝200℃；BCl3＝177sccm；以及CH4＝13sccm)展现了相对较高的HfO2刻蚀速率(28.3A/min)，而不刻蚀Poly-Si和SiO2(沉积条件)。从表1中还可见，BCl3和添加气体的相对流率可以被调节以提供对HfO2、Poly-Si和SiO2不同的刻蚀特性。例如，在表1的工艺中，BCl3对CH4流率的相对较高的比率(例如工艺条件2)将导致SiO2的过量刻蚀，而BCl3对CH4流率的相对较低的比率(例如工艺条件5)将导致HfO2的不充分刻蚀。因而，在优选实施例中，BCl3和添加气体的流率被调节以提供10或更大的HfO2和Poly-Si之间的刻蚀选择比和10或更大的HfO2和SiO2之间的刻蚀选择比。或者，BCl3和添加气体的相对流率被调节以提供30或更大的HfO2和Poly-Si之间或者HfO2和SiO2之间的刻蚀选择比，或者提供30或更大的HfO2和Poly-Si之间以及HfO2和SiO2之间的刻蚀选择比。
应当理解，BCl3和添加气体的相对流率可以针对不同于表1的示例中所使用的工艺参数而变化，并且可以基于要刻蚀的结构而变化。因而，尽管表1没有提供用于实现期望选择比的BCl3和添加气体的精确的相对流率，但是该表足够详细地公开了BCl3和添加气体流率的影响，以使得本领域技术人员可以确定用于特定刻蚀工艺的期望流率。例如，可以执行实验设计(DOE)以确定用于特定刻蚀工艺的期望相对流率。
根据另一个示例，图8A和8B图示了BCl3流率和下电极(LEL)功率对HfO2、Poly-Si和SiO2刻蚀速率的影响。发明人观察到，耦合到下电极(LEL)的RF功率可以用于调节HfO2刻蚀速率，即，HfO2刻蚀速率随着LEL功率而增大。另外，发明人观察到，在使用相对较高BCl3流率的情况下，可以调节LEL RF功率以提供HfO2和Poly-Si之间相对较高的刻蚀选择比。例如，当使用UEL功率＝200W、p＝10mTorr、BCl3流率＝100sccm且T＝200℃的工艺条件时，从大约10W到大约50W的LEL功率的变化在一直到大约22W的LEL功率时实现了Poly-Si的沉积条件，(见图8A)。或者，在将BCl3流率从100sccm增大到190sccm并且将LEL功率从大约10W变化到大约50W时，直到大约30W的LEL功率，发明人观察到对于Poly-Si的沉积条件(见图8B)。因此，通过增大BCl3的流率，发明人可以在较高的LEL功率下进行操作以实现较高的HfO2的刻蚀速率，同时维持对于Poly-Si的沉积条件。
根据另一个示例，图8C、8D和8E图示了添加气体(对BCl3的添加气体)对HfO2、Poly-Si和SiO2刻蚀速率的影响。发明人观察到，当使用UEL功率＝200W、LEL功率＝25W、p＝10mTorr、BCl3流率＝190sccm且T＝200℃的工艺条件时，对BCl3的流添加CH4可以影响HfO2的刻蚀，同时维持Poly-Si和SiO2的沉积条件(见图8C)。另外，发明人观察到，当使用UEL功率＝200W、LEL功率＝25W、p＝10mTorr、BCl3流率＝190sccm且T＝200℃的工艺条件时，对BCl3的流添加O2可以影响HfO2的刻蚀，同时维持Poly-Si和SiO2的沉积条件(见图8D)。另外，发明人观察到，当使用UEL功率＝200W、LEL功率＝25W、p＝10mTorr、BCl3流率＝190sccm且T＝200℃的工艺条件时，对BCl3的流添加CO可以影响HfO2的刻蚀，并且可以实现HfO2和SiO2之间刻蚀选择比的增大，同时维持Poly-Si和SiO2的沉积条件(见图8E)。
根据另一个示例，图8F和8G图示了衬底温度对HfO2、Poly-Si和SiO2刻蚀速率的影响。发明人观察到，在包括添加气体的某些工艺条件下，从大约75摄氏度到大约200摄氏度的衬底温度的变化导致了HfO2刻蚀速率的增大，同时维持了Poly-Si和SiO2的沉积条件。另外，发明人观察到，在不包括添加气体的某些工艺条件下，从大约75摄氏度到大约200摄氏度的衬底温度的变化导致了HfO2刻蚀速率的增大，同时维持了Poly-Si的沉积条件并且维持了大约相同的HfO2和SiO2之间的刻蚀选择比。例如，当使用UEL功率＝200W、LEL功率＝50W、p＝10mTorr、BCl3流率＝177sccm且CH4流率＝13sccm的工艺条件时，从大约75摄氏度到大约200摄氏度的衬底温度的变化实现了HfO2刻蚀速率的增大(从大约20埃/分增大到大约30埃/分)，同时维持了Poly-Si和SiO2的沉积条件(见图8G)。另外，例如，当使用UEL功率＝200W、LEL功率＝50W、p＝10mTorr且BCl3流率＝190sccm的工艺条件时，从大约75摄氏度到大约200摄氏度的衬底温度的变化实现了HfO2刻蚀速率的增大(从大约45埃/分增大到大约60埃/分)，同时维持了Poly-Si的沉积条件和大约相同的HfO2和SiO2之间的刻蚀选择比(见图8F)。
图9给出了一种根据本发明实施例在等离子体处理系统中刻蚀衬底上的含铪层的方法的流程图。过程400开始于410，在410中，将其上具有含铪层的衬底放置在等离子体处理系统中。等离子体处理系统例如可包括在图2至7中所描述的系统中的任何一种及其组合。
在420中，衬底的温度被提升到处理温度。衬底的温度可以被提升到大约30摄氏度或更高的温度。或者，衬底的温度可以被提升到大约50摄氏度或更高的温度。或者，衬底的温度可以被提升到大约75摄氏度或更高的温度。又或者，衬底的温度可以被提升到大约100摄氏度或更高的温度，或者甚至200摄氏度或更高的温度。例如，衬底温度可以从大约50摄氏度到大约250摄氏度，并且可以从大约50摄氏度到大约100摄氏度。
在430中，引入包含BCl3和添加气体的处理组合物。添加气体可包括含氧气体、含氮气体、或烃气体(由CxHy表征，其中x和y是大于或等于1的整数)、或者其中两者或更多者的组合。例如，含氧气体可包括O2、NO、NO2、N2O、CO、或CO2、或者其中两者或更多者的组合。另外，例如，含氮气体可包括N2或NH3或其中两者或更多者的组合。此外，烃气体可包括C2H4、CH4、C2H2、C2H6、C3H4、C3H6、C3H8、C4H6、C4H8、C4H10、C5H8、C5H10、C6H6、C6H10、或C6H12、或者其中两者或更多者的组合。处理组合物还可包含惰性气体，例如稀有气体(例如He、Ne、Ar、Kr、Xe)。
在440中，由该处理组合物在等离子体处理系统中形成等离子体。
在450中，包括含铪层的衬底被暴露于在440中形成的等离子体，以对含铪层进行图案刻蚀。
尽管以上只详细描述了本发明的某些实施例，但是本领域技术人员将很容易意识到，在实施例中可以进行许多修改，而本质上并不脱离本发明的新颖教导和优点。因此，所有这些修改都应当被包括在本发明的范围内。

Claims (18)

1.一种刻蚀衬底上的栅极堆叠的方法，所述衬底上具有SiO2层、包含HfO2的含铪层和多晶硅层，所述方法包括：
将具有所述栅极堆叠的所述衬底放置在等离子体处理系统中，所述衬底上具有所述SiO2层、所述包含HfO2的含铪层和所述多晶硅层，其中限定有图案的掩模层覆盖在所述栅极堆叠上；
将所述衬底的温度提升到高于30摄氏度；
向所述等离子体处理系统引入包含BCl3和添加气体的处理组合物，所述添加气体包含含氧气体、含氮气体、或由CxHy表征的烃气体、或其中两者或更多者的组合，其中x和y是大于或等于1的整数；
将BCl3和所述添加气体的流率调节至用于实现大于或等于10∶1的所述衬底上的所述含铪层和所述多晶硅层之间的刻蚀选择比的预定水平，并在相同的所述预定水平下，实现大于或等于10∶1的所述衬底上的所述含铪层和所述SiO2层之间的刻蚀选择比；
在所述等离子体处理系统中由所述处理组合物形成等离子体；以及
将所述衬底暴露于所述等离子体以将所述图案刻蚀到所述含铪层中，同时抑制所述多晶硅层和所述SiO2层的刻蚀。
2.如权利要求1所述的方法，其中引入所述处理组合物的步骤还包括引入惰性气体。
3.如权利要求2所述的方法，其中引入所述惰性气体的步骤包括引入稀有气体。
4.如权利要求1所述的方法，其中引入所述添加气体的步骤包括引入含氧气体，所述含氧气体包括O2、NO、NO2、N2O、CO、或CO2、或者其中两者或更多者的组合。
5.如权利要求1所述的方法，其中引入所述添加气体的步骤包括引入含氮气体，所述含氮气体包括N2或NH3或两者的组合。
6.如权利要求1所述的方法，其中引入所述添加气体的步骤包括引入烃气体，所述烃气体包括C2H4、CH4、C2H2、C2H6、C3H4、C3H6、C3H8、C4H6、C4H8、C4H10、C5H8、C5H10、C6H6、C6H10、或C6H12、或者其中两者或更多者的组合。
7.如权利要求1所述的方法，其中引入所述添加气体的步骤包括引入CH4。
8.如权利要求1所述的方法，其中引入所述添加气体的步骤包括引入CH4和N2。
9.如权利要求1所述的方法，其中放置其上具有所述含铪层的衬底的步骤包括放置其上具有HfO2层、多晶硅层和SiO2层的衬底。
10.如权利要求1所述的方法，其中提升所述衬底的温度的步骤包括将该温度提升到50摄氏度以及更高。
11.如权利要求1所述的方法，其中将所述衬底暴露于所述等离子体包括实现大于或等于10∶1的所述含铪层和所述多晶硅层之间的刻蚀选择比，并且实现大于或等于30∶1的所述含铪层和所述SiO2层之间的刻蚀选择比。
12.如权利要求1所述的方法，其中形成所述等离子体的步骤包括将功率电容耦合到所述等离子体，或者将功率电感耦合到所述等离子体，或者两者的组合。
13.如权利要求1所述的方法，其中形成所述等离子体的步骤包括将射频(RF)功率耦合到其上放置有所述衬底的衬底夹持器。
14.如权利要求1所述的方法，其中形成所述等离子体的步骤包括将射频(RF)功率耦合到与其上放置有所述衬底的衬底夹持器相对布置的电极。
15.如权利要求1所述的方法，其中提升所述衬底的温度的步骤包括将该温度提升到75摄氏度以及更高。
16.如权利要求1所述的方法，其中提升所述衬底的温度的步骤包括将该温度提升到100摄氏度以及更高。
17.如权利要求1所述的方法，其中提升所述衬底的温度的步骤包括将该温度提升到200摄氏度。
18.一种用于刻蚀衬底上的栅极堆叠的等离子体处理系统，所述衬底上具有SiO2层、包含HfO2的含铪层和多晶硅层，所述等离子体处理系统包括：
等离子体处理室，被配置为适用于在其中形成等离子体，以刻蚀所述含铪层；以及
耦合到所述等离子体处理室的控制器，被配置为执行包括以下步骤的工艺流程：
将BCl3引入到所述等离子体处理室中，
将包括含氧气体、含氮气体、或由CxHy表征的烃气体、或者其中两者或更多者的组合的添加气体引入到所述等离子体处理室中，其中x和y是大于或等于1的整数，其中所述控制器以预定流率引入所述BCl3和添加气体，以及
将BCl3和所述添加气体的所述流率调节至用于实现大于或等于10∶1的所述衬底上的所述含铪层和所述多晶硅层之间的刻蚀选择比的预定水平，并在相同的所述预定水平下，实现大于或等于10∶1的所述衬底上的所述含铪层和所述SiO2层之间的刻蚀选择比。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283258B2 (en) 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
US8759228B2 (en) * 2007-10-09 2014-06-24 Micron Technology, Inc. Chemistry and compositions for manufacturing integrated circuits
US20100052077A1 (en) * 2008-08-27 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High-k metal gate structure including buffer layer
JP5250476B2 (ja) * 2009-05-11 2013-07-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
CN102237269B (zh) * 2010-04-21 2013-08-28 中国科学院微电子研究所 以氮化铝为势垒层的Mo基金属栅叠层结构的刻蚀方法
CN102237268B (zh) * 2010-04-21 2013-08-28 中国科学院微电子研究所 一种插入式TiN金属栅叠层结构的制备和刻蚀方法
CN102280375B (zh) 2010-06-08 2013-10-16 中国科学院微电子研究所 一种先栅工艺中叠层金属栅结构的制备方法
CN102315115A (zh) * 2010-06-30 2012-01-11 中国科学院微电子研究所 一种HfSiAlON高K介质的干法刻蚀方法
JP5975418B2 (ja) * 2011-03-25 2016-08-23 日新イオン機器株式会社 イオン注入方法
CN102427036A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 对HfO2薄膜的高选择性干法刻蚀方法
US8735291B2 (en) 2011-08-25 2014-05-27 Tokyo Electron Limited Method for etching high-k dielectric using pulsed bias power
US8704332B2 (en) * 2012-06-13 2014-04-22 International Business Machines Corporation Metal oxide semiconductor field effect transistor (MOSFET) gate termination
US8871107B2 (en) * 2013-03-15 2014-10-28 International Business Machines Corporation Subtractive plasma etching of a blanket layer of metal or metal alloy
JP6163446B2 (ja) * 2014-03-27 2017-07-12 株式会社東芝 半導体装置の製造方法
DE102014216195A1 (de) * 2014-08-14 2016-02-18 Robert Bosch Gmbh Vorrichtung zum anisotropen Ätzen eines Substrats und Verfahren zum Betreiben einer Vorrichtung zum anisotropen Ätzen eines Substrats
KR20220018025A (ko) 2019-06-11 2022-02-14 어플라이드 머티어리얼스, 인코포레이티드 플루오린 및 금속 할로겐화물들을 사용한 금속 산화물들의 식각
US11462414B2 (en) * 2021-03-08 2022-10-04 Tokyo Electron Limited Atomic layer etching of metal oxides

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741396A (en) * 1994-04-29 1998-04-21 Texas Instruments Incorporated Isotropic nitride stripping
DE50000400D1 (de) * 2000-11-03 2002-09-26 Ford Global Tech Inc Regelungsanordnung und Verfahren zur Unterbrechung der Regeneration eines Partikelfilters eines Dieselmotors
US6408834B1 (en) * 2001-01-31 2002-06-25 Cummins, Inc. System for decoupling EGR flow and turbocharger swallowing capacity/efficiency control mechanisms
US6424906B1 (en) * 2001-01-31 2002-07-23 Cummins, Inc. Closed-loop actuator control system having bumpless gain and anti-windup logic
US6670278B2 (en) * 2001-03-30 2003-12-30 Lam Research Corporation Method of plasma etching of silicon carbide
US6511872B1 (en) * 2001-07-10 2003-01-28 Agere Systems Inc. Device having a high dielectric constant material and a method of manufacture thereof
US7082753B2 (en) * 2001-12-03 2006-08-01 Catalytica Energy Systems, Inc. System and methods for improved emission control of internal combustion engines using pulsed fuel flow
US20060252265A1 (en) * 2002-03-06 2006-11-09 Guangxiang Jin Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control
US6858514B2 (en) * 2002-03-29 2005-02-22 Sharp Laboratories Of America, Inc. Low power flash memory cell and method
US7094704B2 (en) * 2002-05-09 2006-08-22 Applied Materials, Inc. Method of plasma etching of high-K dielectric materials
US20040014327A1 (en) * 2002-07-18 2004-01-22 Bing Ji Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
US20060060565A9 (en) * 2002-09-16 2006-03-23 Applied Materials, Inc. Method of etching metals with high selectivity to hafnium-based dielectric materials
US7332135B2 (en) * 2002-10-22 2008-02-19 Ford Global Technologies, Llc Catalyst system for the reduction of NOx and NH3 emissions
US6732507B1 (en) * 2002-12-30 2004-05-11 Southwest Research Institute NOx aftertreatment system and method for internal combustion engines
US20050176191A1 (en) * 2003-02-04 2005-08-11 Applied Materials, Inc. Method for fabricating a notched gate structure of a field effect transistor
US20040209468A1 (en) * 2003-04-17 2004-10-21 Applied Materials Inc. Method for fabricating a gate structure of a field effect transistor
US7037849B2 (en) * 2003-06-27 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Process for patterning high-k dielectric material
JP2005045126A (ja) * 2003-07-24 2005-02-17 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005086080A (ja) * 2003-09-10 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
JP4836112B2 (ja) * 2004-12-24 2011-12-14 国立大学法人京都大学 半導体処理装置のクリーニング方法およびシリコン基板のエッチング方法
JP4671729B2 (ja) * 2005-03-28 2011-04-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7964512B2 (en) 2005-08-22 2011-06-21 Applied Materials, Inc. Method for etching high dielectric constant materials
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
US7368394B2 (en) 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications

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