CN101499321A - 电熔丝电路 - Google Patents

Abstract

本发明提供一种电熔丝电路，其能实现电熔丝电路的面积节约，且构筑防止电熔丝误切断电路。其解决方案为除了独立的一个电源开关电路(300)之外，具有多个熔丝比特单元(200)，其由一端与该电源开关电路的输出相连的熔丝元件(201)和与该熔丝元件的另一端相连的第1MOS晶体管(202)构成，进一步，作为ESD对策，在接地电位和电源开关电路的输出VGB之间连接二极管(400)。构成熔丝比特单元(200)的晶体管的栅极氧化膜厚度与低电压逻辑系晶体管而不是高电压I/O系晶体管的栅极氧化膜厚度相等。

Description

电熔丝电路

技术领域

本发明涉及作为OTP(一次编程One—Time—program)存储器使用的电熔丝电路。

背景技术

现有技术中，通过使熔丝元件导通电流，或不导通电流，而切断或不切断熔丝元件，从而实现编程熔丝元件的电熔丝电路，广泛用于高频半导体设备的微调(trimming)用编程设备等。具体而言，该现有技术的电熔丝电路由多晶硅形成的电熔丝元件与流过切断该电熔丝元件的电流用的双极晶体管构成，通过使用双极晶体管流过1A(安培)左右的大电流，而切断电熔丝元件。

另一方面，近年来，在半导体集成电路(LSI)领域中，开发了在多晶硅层上形成硅化物层而使栅极电极为低阻抗的技术。因此，利用该技术，开发了具有多晶硅层与在多晶硅层的上方形成的硅化物层，在硅化物层未切断时为低阻抗，若通过电流的导通而切断硅化物层，则变为高阻抗的电熔丝元件(例如参考专利文献1)。

该电熔丝元件中切断硅化物层所需的瞬时电流在130nm和90nm工艺的年代下为10～30mA(毫安)左右。

在将使用了上述硅化物的电熔丝元件用于高频半导体设备的微调用编程设备等的情况下，由于电熔丝元件的装载数在每1芯片中为4～8条，所以可以使用现有的通用测试器来一次将所有电熔丝元件变为切断状态。

现有技术中，在DRAM和SRAM等的LSI中作为冗余救济用的熔丝元件装载了金属熔丝。考虑代替该金属熔丝，而使用利用了上述硅化物的电熔丝元件。但是，其存在如下的问题。

首先，RAM冗余救济用的熔丝元件的每1芯片的装载数是500～1000条。因此，在将1000条的电熔丝元件一次变为切断状态的情况下，需要10～30A左右的瞬时电流。在现有的通用测试器中，在LSI芯片内部集中流过10～30A的电流很困难，需要专用的测试器。另外，例如在为装载1000个独立的电熔丝电路并依次一条一条地编程电熔丝元件的结构的情况下，需要多个控制端子。例如，在各电路具有4个控制端子的情况下，由于需要4000个控制端子，所以不可能装载到系统LSI上。

针对这种问题，提出了下面说明的电熔丝电路(例如参考专利文献2)。

图15是表示现有技术中的电熔丝电路的结构的电路图。该电熔丝电路如图15所示，由多个(n)电熔丝比特单元500和多(n)级编程·移位寄存器块100构成。电熔丝比特单元500内置1条电熔丝元件501，在编程数据信号FBmTi(i＝1～n)是High电平(下面称作H电平)的情况下，在来自编程·移位寄存器块100的编程使能(enable)信号PBmTi(i＝1～n)为H电平期间，成为将电熔丝元件501切断状态的结构。编程·移位寄存器块100从第1级起依次生成为H电平的单脉冲波形的编程使能信号PBmTi(i＝1～n)，并分别输出到第1级到第n级的电熔丝比特单元500。

更详细说明该现有技术中的电熔丝电路。电熔丝比特单元500如图15所示，包括电熔丝元件501、NMOS晶体管502与2输入的AND电路503。

电熔丝元件501一端与电源VDDHE(3.3V左右)相连，另一端与NMOS晶体管502的漏极相连。NMOS晶体管502与电熔丝元件501串联连接，源极与接地端子相连。AND电路503输入编程数据信号FBmTi(i＝1～n)与编程使能信号PBmTi(i＝1～n)，并将编程信号INmTi(i＝1～n)输入到NMOS晶体管502的栅极。

编程·移位寄存器块100具有n个移位寄存器(PSR)101。n个移位寄存器101在初级输入编程控制信号FPGI，从第1级到第n级，通过使前级的输出为下一级的输入的结构而进行串接。另外，将编程时钟信号PCK公共输入到第1级到第n级的所有移位寄存器101。进一步，将从编程·移位寄存器块100内的n个移位寄存器101输出的编程使能信号PBmTi(i＝1～n)分别输入到第1级到第n级的电熔丝比特单元500。

图16是表示图15中的移位寄存器101的1级详细结构的电路图。移位寄存器101如图16所示，包括2个CMOS传输门102，105、2个反相器电路103，106与2个三态反相器电路104，107。

第1CMOS传输门102被构成为：向PMOS晶体管的栅极输入编程时钟信号PCK，向NMOS晶体管的栅极输入编程时钟信号PCK的反转信号NCK，输入作为第(i—1)级的输出的编程使能传送信号PAmT(i—1)。向初级的第1CMOS传输门102输入编程控制信号FPGI。

第1反相器电路103被构成为：将第1CMOS传输门102的输出作为输入。第1三态反相器电路104被构成为：将第1反相器电路103的输出作为输入，将编程时钟信号PCK作为控制信号(H电平下使能)，并输出到第1CMOS传输门102与第1反相器电路103的连接部。

第2CMOS传输门105被构成为：向PMOS晶体管的栅极输入编程时钟信号PCK的反转信号NCK，向NMOS晶体管的栅极输入编程时钟信号PCK，并输入第1反相器电路103的输出。

第2反相器电路106被构成为：将第2CMOS传输门105的输出作为输入，并将输出作为编程使能传送信号PamTi和编程使能信号PBmTi。

第2三态反相器电路107被构成为：将第2反相器电路106的输出作为输入，将编程时钟信号PCK的反转信号NCK作为控制信号(H电平下使能)，并输出到第2CMOS传输门105与第2反相器电路106的连接部。

图17是图15的电熔丝电路的动作波形图。首先，说明第i级电熔丝比特单元500的动作。

在进行编程时，首先将输入到AND电路503的一个输入端子的编程数据信号FBmTi设作H电平或低电平(以下称作L电平)。具体而言，编程数据信号FBmTi在想要使电熔丝元件501为切断状态时设置为H电平，想要为非切断状态时设置为L电平。

向AND电路503的另一个输入端子输入编程使能信号PBmTi。电熔丝比特单元500仅在编程使能信号PBmTi为H电平的期间，可使电熔丝元件501为切断状态。即，在编程数据信号FBmTi是H电平的情况下，在编程使能信号PBmTi为H电平的期间，作为AND电路503的输出的编程信号INmTi为H电平，NMOS晶体管502接通，而在电熔丝元件501中流过电流，电熔丝元件501变为切断状态。另一方面，在编程数据信号FBmTi为L电平的情况下，即使编程使能信号PBmTi为H电平，而AND电路503的输出INmTi仍为L电平，NMOS晶体管502维持截断状态，在电熔丝元件501中不流过电流，电熔丝元件501不为切断状态(未切断状态)。

接着，下面说明电熔丝电路整体的动作。例如在对n个电熔丝比特单元500编程为(1、0、…、1)的情况下，首先开始将编程数据信号FBmT1，FBmT2、...、FBmTn的信号电平设置为(H、L、...…、H)。

接着，对编程时钟信号PCK的上升沿充分保持初始化(setup)，而将对编程·移位寄存器块100的初级输入的编程控制信号FPGI从L电平升高到H电平。这时，由于编程时钟信号PCK为L电平，所以接通第1CMOS传输门102(参考图16)，在编程时钟信号PCK为L电平的期间，向初级移位寄存器101输入H电平的编程控制信号FPGI。

若编程时钟信号PCK从L电平升高到H电平，则第1CMOS传输门102截断，通过初级第1反相器电路103和第1三态反相器电路104锁定第1反相器电路103的输出(L电平)，同时，第2CMOS传输门105接通，初级的编程使能信号PBmT1和编程使能传送信号PAmT1变为H电平。编程控制信号FPGI在编程时钟信号PCK为H电平期间，下降到L电平。

接着，若编程时钟信号PCK从H电平下降到L电平，则第1CMOS传输门102再次接通，向初级移位寄存器101输入L电平的编程控制信号FPGI，同时，第2CMOS传输门105截断，通过初级的第2反相器电路106和第2三态反相器电路107，锁定第2反相器电路106的输出(H电平)，而将初级编程使能信号PBmT1和编程使能传送信号PAmT1保持在H电平。在该编程时钟信号PCK为L电平期间，向第2级移位寄存器101输入H电平的编程使能传送信号PAmT1。

通过这种编程·移位寄存器块100的动作，每次编程时钟信号PCK重复周期性的时钟动作时，依次生成具有该编程时钟信号PCK的1周期宽度的编程使能信号PBmTi(i＝1～n)和编程使能传送信号PAmTi(i＝1～n)。

若输入到电熔丝比特单元500的AND电路503的编程使能信号PBniTi(i＝1～n)为H电平，则电熔丝比特单元500编程电熔丝元件501。即，每次在编程时钟信号PCK的上升沿时，依次与编程数据信号(FBmT1、FBmT2、…、FBmTn)＝(H、L、…、H)匹配来决定从AND电路503输出的编程信号INmTi(i＝1～n)的状态。

在图17所示的例子中，若初级的编程使能信号PBmT1为H电平，则初级电熔丝比特单元500的AND电路503的输出INmT1为H电平，在与编程时钟信号PCK的脉宽度对应的期间，NMOS晶体管502接通，初级电熔丝元件501变为切断状态。另一方面，即使第2级编程使能信号PBmT2为H电平，第2级电熔丝比特单元500的AND电路503的输出INmT2仍为L电平，NMOS晶体管502维持截断状态，第2级电熔丝元件501不为切断状态，而为非切断状态。虽然没有图示，但是与第2级相同，第3级～第(n—1)级的电熔丝元件501也为非切断状态。若最末级编程使能信号PBmTn为H电平，则与初级同样，最末级电熔丝元件501为切断状态。

这样，由于使用通过编程·移位寄存器块100传送的单脉冲波形的编程使能信号PBmTi(i＝1～n)，1条1条地来编程电熔丝元件501，所以可进行使用了现有的通用测试器的编程，且由于串联连接多个移位寄存器101，所以可以通过少的端子数来构成，可实现可装载到系统LSI装载的电熔丝电路。

但是，该现有技术中的电熔丝电路中，例如电熔丝元件的阻抗值为120Ω，在为了变为切断状态而流过20mA左右的电流的情况下，需要向电熔丝元件的两端施加2.4V以上的电压，所以使用3.3V—I/O系的NMOS晶体管，向电熔丝元件施加3V左右的电压。因此，现有技术的电熔丝电路中，作为流过使电熔丝元件为切断状态所需的电流用的开关晶体管，需要栅极宽度W为60μm左右的大尺寸的3.3V—I/O系NMOS晶体管。另外，由于对NMOS晶体管的栅极的输入系统也使用3.3V—I/O系晶体管，所以电熔丝电路的面积增大(3.3V—I/O系晶体管的面积是1.2V-逻辑系晶体管的面积的大致2倍面积)。尤其，考虑到今后，随着细微工艺发展，存储器单元的产率降低、电熔丝元件的装载数越来越增加，电熔丝电路的面积成为问题。

因此，在图15所示的现有技术的电熔丝电路中，作为NMOS晶体管考虑使用1.2V逻辑系晶体管。但是，该现有技术的电熔丝电路为在NMOS晶体管的栅极电压为0V时，通常还将与施加到电熔丝元件的顶部(top)的电压相同的电压(3.3V左右)施加到NMOS晶体管的漏极，而在NMOS晶体管的栅极-漏极间产生了3.3V左右的电位差的结构，所以产生TDDB劣化的问题。

另一方面，近年来广泛使用了OTP存储器。今后将广泛使用于例如具有记录设备固有的系统设置的ID功能、或进行信息保护的安全ID功能的系统LSI芯片，与在每个芯片上记录批号、芯片的坐标位置、出厂工序的检查记录等，具有可进行不合格分析等的追踪的芯片ID功能的半导体芯片，物流管理、或航空手提物的识别等以跟踪为目的的IC标签等的可能性高。

将1K～10K比特左右的中容量OTP存储器用于这些用途。由于大量生产这些产品，所以用于这些用途的OTP存储器需要价格便宜地制造，而使其对商品的原价、业务的成本等没有影响的程度。

另外，在将OTP存储器混合装载在前端工艺的系统LSI上的情况下，必须是如SRAM那样可根据逻辑库(logic base)来按时开发的OTP存储器。如闪存那样，需要追加工艺，其开发比最前端工艺晚几代的这种非易失性存储器即使可加以改写，若考虑导入定时、制造成本等，则不能与利用了最前端工艺的需求对应。

作为适合于如上这种需求的OTP存储器，考虑使用了上述硅化物的电熔丝电路。该电熔丝电路由于利用了多晶硅层上的硅化物层的切断，所以不需要如闪存这种追加工艺，就可进行逻辑库的设计。但是，如前所述，由于现有技术中的电熔丝电路的结构，芯片所占的面积影响(impact)大，还有大大影响制造成本这样的问题。

【专利文献1】美国专利第5708291号

【专利文献2】美国专利申请公开2006/0158920号

如上所述，现有技术中，由于作为流过进行电熔丝元件的编程所需的电流用的编程驱动器，使用了栅极宽度大的I/O系晶体管，所以电熔丝电路的面积增大了。

因此，本发明中，将实现可节约面积的电熔丝电路作为所要解决的第1问题。

进一步，在电熔丝元件中流过电流，并切断电熔丝元件而进行编程这种性质上，对于电熔丝电路来说需要在编程时之外绝对不在电熔丝元件中流过电流。即，重要的是：在想要编程时可以可靠切断电熔丝元件，在编程时之外绝对不切断。作为电熔丝元件的误切断的原因有基于ESD的电涌电流。因此，在施加ESD时，作为电熔丝电路需要防止电熔丝元件的误切断的电路对策。伴随该ESD电路对策，电熔丝电路全体的面积增大了。由此，怎样节约ESD对策电路的面积成为所要解决的问题。

因此，本发明中，将确保电熔丝电路的安全性用的电熔丝误切断防止电路的构筑及节约其面积作为所要解决的第2问题。

发明内容

为了解决上述第1问题，本发明提供一种电熔丝电路，其特征在于，在熔丝元件中流过电流而进行熔丝元件的切断的电熔丝电路中，除了独立的1个电源开关电路之外，还具有多个熔丝比特单元，其包括一端与该电源开关电路的输出相连的熔丝元件与和该熔丝元件的另一端相连的第1MOS晶体管，构成熔丝比特单元的晶体管的栅极氧化膜厚与逻辑晶体管的栅极氧化膜厚相等。由此，可以进行电熔丝电路的大幅度面积节约。

为了解决上述第2问题，本发明提供一种电熔丝电路，其特征在于，在熔丝元件中流过电流而进行熔丝元件的切断的电熔丝电路中，除了独立的1个电源开关电路之外，具有多个熔丝比特单元，其包括一端与该电源开关电路的输出相连的熔丝元件与和该熔丝元件的另一端相连的第1MOS晶体管，在接地电位和所述电源开关电路的输出之间连接二极管，将二极管的阳极与接地电位相连，将二极管的阴极与所述电源开关电路的输出相连。由此，可以实现防止电熔丝电路的电熔丝误切断，且同时实现了面积节约化。

发明的效果

根据本发明，可以同时解决上述第1和第2问题。

附图说明

图1是表示本发明的实施方式的电熔丝电路的结构的电路图；

图2是图1的电熔丝比特单元内的电平移动电路的详细图；

图3是图1的电源开关电路内的电平移动电路的详细图；

图4是图1的电熔丝电路的动作波形图；

图5是本发明的另一实施方式的电熔丝电路的结构电路图；

图6是图5的电熔丝电路的动作波形图；

图7是装载了图1或图5的电熔丝电路的系统LSI的例子的平面图；

图8是装载了图1或图5的电熔丝电路的系统LSI的另一例的平面图；

图9是表示系统LSI中的1个I/O单元的排列的平面图；

图10是与图9对应的1个I/O单元的电路图；

图11是表示装载了图1或图5的电熔丝电路的系统LSI的又一例的平面图；

图12是图11的XII-XII的截面图；

图13是表示装载了图1或图5的电熔丝电路的系统LSI的另一例的平面图；

图14是图13的XIV-XIV截面图；

图15是表示现有技术中的电熔丝电路的结构的电路图；

图16是表示图15中的移位寄存器的1级详细结构的电路图；

图17是图15的电熔丝电路的动作波形图。

图中：

100 编程·移位寄存器块；

101 移位寄存器；

200，500 电熔丝比特单元；

201，501 电熔丝元件；

202，502 开关用的NMOS晶体管；

204 电熔丝比特单元内的电平移动电路；

300 电源开关电路；

301 PMOS晶体管；

302 CMOS传输门；

305 电源开关电路内的电平移动电路；

40 0二极管；

600 电熔丝部；

700 焊盘(pad)；

701 I/O单元；

702 以VDD25为电源的反相器电路；

703 以VDD为电源的反相器电路。

具体实施方式

下面，参考附图来说明本发明的实施方式。电熔丝电路通过在编程动作时使电熔丝元件导通电流，或不导通电流，而使电熔丝元件为切断状态或非切断状态，从而来编程电熔丝元件。这里，作为电熔丝元件的编程电源，假定电源VDD25(2.5V左右)。但是，电熔丝元件的编程电源并不限于电源VDD25(2.5V左右)，也可以是电源VDD33(3.3V左右)。

图1是表示本发明的实施方式的电熔丝电路的结构的电路图。本发明的电熔丝电路如图1所示，由多(n)个电熔丝比特单元200、多(n)级的编程·移位寄存器块100与电源开关电路300构成。编程·移位寄存器块100和多个电熔丝比特单元200构成电熔丝部600。由于编程·移位寄存器块100与使用图15和图16说明的编程·移位寄存器块100相同，所以省略说明。

首先，说明电熔丝比特单元200。电熔丝比特单元200如图1所示，由电熔丝元件201、作为第1MOS晶体管的1.2V逻辑系的NMOS晶体管202、第1和第2AND电路203、205与电平移动电路(LS1)204构成。但是，1.2V逻辑系的晶体管202并非必然限于1.2V用的晶体管，在使用1.0V用等任何逻辑系的晶体管的情况下也可得到相同效果。

电熔丝元件201包含多晶硅层与在该多晶硅层的上部形成的硅化物层，在硅化物层的未切断时为低阻抗，若通过电流的导通而切断硅化物层，则变为高阻抗。电熔丝元件201的一端与NMOS晶体管202的漏极相连。NMOS晶体管202与电熔丝元件201串联连接，源极与接地电位(VSS)相连。将电源开关电路300的输出信号线(VGB)与电熔丝元件201的另一端相连。

第1AND电路203使用1.2V逻辑系的晶体管构成，并以1.2V系的电源(VDD)作为电源。该2输入的AND电路203将编程数据信号FBmTi(i＝1～n)与编程使能信号PBmTi(i＝1～n)作为输入，并将信号LS1mINi(i＝1～n)输入到电平移动电路204。编程数据信号FBmTi在电熔丝元件201为切断状态的情况下被设置为H电平(VDD电平)，在为非切断状态的情况下，被设置为L电平。由此，第1AND电路203的输出LS1mINi在电熔丝元件201为切断状态的情况下，在编程使能信号PBmTi为H电平(VDD电平)期间，为H电平(VDD电平)。另一方面，在电熔丝元件201不为切断状态的情况下，与编程使能信号PBmTi无关，而为L电平。

以作为第1AND电路203的输出的LS1mINi(i＝1～n)为输入的电平移动电路204，将电源VDD与信号VGB作为电源，将VDD电平变换为信号VGB的电压电平。由此，电平移动电路204的输出LS1mOUTi(i＝1～n)在电熔丝元件201为切断状态的情况下，在编程使能信号PBmTi为H电平期间，变为信号VGB的电压电平，在不为切断状态的情况下，变为L电平。

第2AND电路205使用2.5V-I/O系的厚栅极氧化膜的晶体管来构成，并将信号VGB作为电源。该2输入的AND电路205将电平移动电路204的输出LS1mOUTi和熔丝编程使能信号FPEN作为输入，而生成编程信号INmTi(i＝1～n)后，输入到NMOS晶体管202的栅极。

这里，熔丝编程使能信号FPEN是与电熔丝电路的电源VDD25独立的控制端子信号，在编程动作时被设置为VDD25电平，在非编程时被固定为L电平。这里，电源VDD25(2.5V左右)是比电源VDD(1.2V左右)大的电源电压。如后所述，信号VGB与编程时钟信号PCK的周期时钟动作匹配而在VDD电平和VDD25电平之间转移。由此，编程信号INmTi在切断电熔丝元件201的情况下，在编程使能信号PBmTi为H电平期间，且信号VGB为VDD25电平期间，为VDD25电平。

如上所述，电熔丝比特单元200在与NMOS晶体管202的栅极相连的信号布线系统上具有进行电压变换的电平移动电路204。电平移动电路204仅在切断电熔丝元件201的情况下进行电压变换，生成信号VGB的电压电平的信号LS1mOUTi。由于在编程动作时，将熔丝编程使能信号FPEN设置为H电平(VDD25电平)，所以第2AND电路205在信号LS1mOUTi为VDD25电平期间(编程时)，生成VDD25电平的编程信号INmTi，并施加到NMOS晶体管202的栅极上，而接通NMOS晶体管202。这样，通过将栅极电压设作VDD25电平，即使使用1.2V逻辑系的NMOS晶体管，在施加到电熔丝元件201顶端的信号VGB为VDD25电平时，可以流过使电熔丝元件201为切断状态所需的电流。

接着，说明电源开关电路300。电源开关电路300内置了与各电熔丝元件201串联连接的2.5V—I/O系的PMOS晶体管301，并且在每次编程时钟信号PCK从L电平升高到H电平时，从PMOS晶体管301向各电熔丝比特单元200公共施加VDD25电平的信号VGB。多个电熔丝比特单元200连接到电源开关电路300的输出信号VGB。

电源开关电路300如图1所示，由2.5V—I/O系的PMOS晶体管301、2.5V—I/O系的CMOS传输门302、反相器电路303，307、AND电路304、电平移动电路(LS2)305和NAND电路306构成。

PMOS晶体管301将源极与电源VDD25相连，栅极被输入编程使能切替信号PRGmIN，漏极与各电熔丝元件201相连。另一方面，与PMOS晶体管301并联相连的CMOS传输门302源极或漏极的一端与电源VDD相连，栅极被输入编程使能切替信号PRGmIN，将源极或漏极的另一端与各电熔丝元件201相连。通过该PMOS晶体管301与CMOS传输门302，电源开关电路300的输出VGB切换输出VDD25和VDD的2个电压。

这样，向PMOS晶体管301和CMOS传输门302公共输入编程使能切替信号PRGmIN，若该信号PRGmlN变为H电平(VDD25电平)，则通过使PMOS晶体管301截断、CMOS传输门302接通，电源开关电路300的输出信号VGB变为VDD电平。另一方面，若编程使能切替信号PRGmIN为L电平，则PMOS晶体管301接通、CMOS传输门302截断、电源开关电路300的输出信号VGB变为VDD25电平。因此，在编程时，向各电熔丝比特单元200的电熔丝元件201施加VDD25电平的电压，在非编程时，将VDD电平的电压施加到各电熔丝比特单元200的电熔丝元件201上。

通过作为与电源VDD相连的晶体管使用CMOS传输门302，在考虑了电源VDD的设计裕量的情况下，可以稳定通过VDD并输出。即，可以实现电源开关电路300的稳定输出动作。

反相器电路303输入信号LAPAmTn。该信号LAPAmTn通过锁定编程·移位寄存器块100的最末级输出即编程使能传送信号PAmTn的下降沿来生成。

AND电路304使用1.2V的逻辑系晶体管来构成，并将VDD作为电源。该2输入的AND电路304将反相器电路303的输出和编程时钟信号PCK作为输入，将信号LS2mIN输入到电平移动电路305。将AND电路304的输出LS2mIN作为输入的电平移动电路305将电源VDD和VDD25作为电源，并将VDD电平变换为VDD25电平。

NAND电路306使用2.5V—I/O系的晶体管构成，并将电源VDD25作为电源。该2输入的NAND电路306将电平移动电路305的输出LS2mOUT与熔丝编程使能信号FPEN作为输入，生成编程使能切替信号PRGmIN后公共输入到PMOS晶体管301和CMOS传输门302的栅极。

通过以上的结构，在电源开关电路300的内部，生成与编程时钟信号PCK的周期的时钟动作匹配而进行时钟动作的编程使能切替信号PRGmIN。即，每次编程时钟信号PCK从L电平升高到H电平时，使编程使能切替信号PRGmIN转移到L电平，电源开关电路300的输出VGB变为VDD25电平。另外，每次编程时钟信号PCK从H电平下降到L电平时，编程使能切替信号PRGmIN转移到H电平(VDD25电平)，电源开关电路300的输出VGB变为VDD电平。

这样，电源开关电路300与编程时钟信号PCK同步而交替接通PMOS晶体管301与CMOS传输门302，并使输出VGB在VDD25电平与VDD电平之间转移。

另一方面，每次编程时钟信号PCK重复周期性的时钟动作时，从编程·移位寄存器块100从各级依次生成具有编程时钟信号PCK的1周期宽度的单触发脉冲信号、即编程使能信号PBmTi(i＝1～n)，并分别输入到第1级到第n级的电熔丝比特单元200。

由此，如前所述，电熔丝比特单元200在编程数据信号FBmTi为H电平的情况下，在编程使能信号PBmTi为H电平期间，且电源开关电路300的输出信号VGB为VDD25电平期间，将VDD25电平的编程信号INmTi施加到NMOS晶体管202的栅极，而可切断电熔丝元件201。

图2是图1的电熔丝比特单元200内的电平移动电路204的详细图。电平移动电路204由第1和第2NMOS晶体管112，113、第1和第2PMOS晶体管114，115与反相器电路116构成，全部由1.2V的逻辑系的晶体管构成。

向第1NMOS晶体管112的栅极输入第1AND电路203的输出LS1mINi。反相器电路116的电源为VDD。第2NMOS晶体管113的漏极为电平移动电路204的输出端子LS1mOUTi。

第1PMOS晶体管114的栅极与第2NMOS晶体管113的漏极(电平移动电路的输出端子LS1mOUTi)相连，漏极与第1NMOS晶体管112的漏极相连，并向源极输入电源开关电路300的输出信号VGB。第2PMOS晶体管115的栅极与第1PMOS晶体管114的漏极相连、漏极与第2NMOS晶体管113的漏极(电平移动电路的输出端子LS1mOUTi)相连，源极被输入电源开关电路300的输出信号VGB。

通过以上的结构，电平移动电路204在作为输入信号的信号LS1mNi为L电平的情况下，第1NMOS晶体管112截断、第2NMOS晶体管113接通、第1PMOS晶体管114接通、第2PMOS晶体管115截断，输出LS1mOUTi的信号电平变为L电平。另一方面，在输入信号LS1mNi为H电平(VDD电平)的情况下，第1NMOS晶体管112接通、第2NMOS晶体管113截断、第1PMOS晶体管114截断、第2PMOS晶体管115接通，输出LS1mOUTi的信号电平变为信号VGB的电压电平。

本实施方式中，通过使比电平移动电路204前级的电路全部由逻辑系的晶体管构成，可以实现面积节约。进一步，通过由逻辑系的晶体管构成电平移动电路204本身，可以实现进一步的面积节约。

另外，如图2所示，通过使用信号VGB作为电平移动电路204的高电压侧的电源，并交替供给VDD25电平与VDD电平的电压，从而可以缓和向电平移动电路204的各晶体管112～115的栅极氧化膜施加的压力，延迟TDDB劣化的进行。

图3是图1的电源开关电路300内的电平移动电路305的详细图。电平移动电路305由第1和第2NMOS晶体管308，309、第1和第2PMOS晶体管310，311与反相器电路312构成，除反相器电路312之外全部由2.5V的I/O系的晶体管构成，反相器电路312由1.2V的逻辑系晶体管构成。这些连接关系与上述的电平移动电路204同样。其中，将电源VDD25与第1和第2PMOS晶体管310，311的源极相连。对于动作来说，与上述电平移动电路204同样。

这样，通过在与电源开关电路300的PMOS晶体管301和CMOS传输门302的栅极相连的信号布线系统上加入电平移动电路305，从而不需要为了控制PMOS晶体管301和CMOS传输门302的接通·截断动作而另外设置外部控制端子，可使用时钟信号PCK进行控制。另外，对该电平移动电路305前级的电路全部使用逻辑系的晶体管，可以实现大幅度的面积节约。

图4是图1的电熔丝电路的动作波形图。下面，使用图4来说明在电源开关电路300的输出信号端子上连接多个电熔丝比特单元200的电熔丝电路的动作。

如图4所示，在编程动作开始前，将熔丝编程使能信号FPEN固定在L电平。因此，在编程前，电熔丝比特单元200的第2AND电路205的输出INmTi固定为L电平，且NMOS晶体管202截断(不能状态)。另外，将电源开关电路300的NAND电路306的输出PRGmIN固定为H电平，PMOS晶体管301变为截断状态(不能状态)，电源开关电路300的输出VGB变为VDD的电平。

在编程动作开始时，将熔丝编程使能信号FPEN从L电平转移到H电平，而输入与电源VDD25相独立的2.5V等的电压。由此，为可开始电熔丝比特单元200的编程动作的状态。这样，熔丝编程使能信号FPEN在编程动作时，使PMOS晶体管301和CMOS传输门302为编程使能状态。

如上所述，设置与电源独立的控制端子，并在编程动作开始前设作L电平，通过强制截断电熔丝比特单元200的NMOS晶体管202与电源开关电路300的PMOS晶体管301，可以防止例如电源接通时的电平移动电路204，305的误动作引起的电熔丝元件201的误切断。

在编程时钟信号PCK为L电平期间，电源开关电路300的AND电路304的输出LS2mIN为L电平，(信号LAPAInTn初始为L电平)，电平移动电路305的输出LS2mOUT也为L电平。由此，NAND电路306的输出PRGmIN变为H电平(VDD25电平)，PMOS晶体管301截断、CMOS传输门302接通、电源开关电路300的输出VGB变为VDD电平(1.2V左右)。

另一方面，在编程时钟信号PCK为H电平的区间，电源开关电路300的AND电路304的输出LS2mIN为H电平(VDD电平)，而从电平移动电路305输出H电平(VDD25电平)的信号LS2mOUT。通过信号LS2mOUT的H电平(VDD25电平)和信号FPEN的H电平(VDD25电平)，PMOS晶体管301接通、CMOS传输门302截断。由此，电源开关电路300的输出信号VGB变为VDD25电平(2.5V左右)。

因此，每当编程时钟信号PCK重复周期性的时钟动作时，信号VGB在编程时钟信号PCK为L电平期间为VDD电平，在编程时钟信号PCK为H电平期间为VDD25电平。

接着，以第i级为例来说明电熔丝电路的动作。在进行编程时，编程数据信号FBmTi在想要切断第i级的电熔丝元件201时为H电平，在不想切断时为L电平。电熔丝比特单元200仅在编程使能信号PBmTi为H电平时编程电熔丝元件201。

即，编程·移位寄存器块100的移位寄存器101通过1.2v的逻辑系的电源VDD来加以控制，在编程数据信号FBmTi为H电平(VDD电平)的情况下，在编程使能信号PBmTi为H电平期间，向电平移动电路204输入VDD电平的信号。电平移动电路204在信号VGB为VDD25电平期间，将VDD电平变换为VDD25电平。输入了VDD25电平的信号LS1mOUTi与VDD25电平的熔丝编程使能信号FPEN的第2AND电路205的输出InmTi变为VDD25电平(H电平)，NMOS晶体管202接通。这时，由于信号VGB为VDD25电平，所以流过切断电熔丝元件201所需的电流，电熔丝元件201变为切断状态。

另一方面，在编程数据信号FBmTi为L电平的情况下，即使编程使能信号PBmTi为H电平，第1AND电路203的输出LS1mINi也为L电平，电平移动电路204的输出LS1mOUTi也为L电平。由此，NMOS晶体管202变为截断状态，在电熔丝元件201中不流过电流，而不切断电熔丝元件201。

接着，说明电熔丝电路整体的动作。对于编程·移位寄存器块100的动作，由于如图15～图17所说明的，所以省略说明。

例如在对n个电熔丝比特单元200编程为(1、0、…、1)的情况下，使编程数据信号FBmT1、FBmT2、…、FBmTn的信号电平初始为(H、L、…、H)。

接着，在熔丝编程使能信号FPEN转移到H电平后，对编程时钟信号PCK的上升沿充分确保初始化(setup)，使输入到编程·移位寄存器块100初级的编程控制信号FPGI从L电平升高到H电平。在该编程时钟信号PCK为L电平期间，向初级的移位寄存器101输入H电平的编程控制信号FPGI。

编程·移位寄存器块100在每次编程时钟信号PCK重复周期性的时钟动作时，依次生成具有编程时钟信号PCK的1周期宽度的编程使能信号PBmTi(i＝1～n)和编程使能传送信号PAmTi(i＝1～n)。

若电熔丝比特单元200的编程使能信号PBmTi(i＝1～n)为H电平，则电熔丝比特单元200编程电熔丝元件201。即，每次编程时钟信号PCK的上升沿时，与编程数据信号(FBmT1、FBmT2、…、FBmTn)＝(H、L、...、H)匹配而依次决定从第1AND电路203输出的信号LS1mINi(i＝1～n)的状态。

在图4所示的例子中，在初级编程使能信号PBmT1为H电平期间，初级电熔丝比特单元200的第1AND电路203的输出LS1mINi为H电平，并通过电平移动电路204，将变换为信号VGB的电压电平的信号LS1mOUT1输入到第2AND电路205，在编程时钟信号PCK为H电平期间，编程信号INmT1变为H电平，初级电熔丝元件201被切断。

另一方面，即使第2级编程使能信号PBmT2为H电平，第2级电熔丝比特单元200的第1AND电路203的输出LS1mIN2也仍为L电平，分别从电平移动电路204输出L电平的信号LS1mOUT2，从第2AND电路205输出L电平的编程信号INmT2，NMOS晶体管202截断，第2级电熔丝元件201不切断。第3级之后也同样。

若终止对第n级电熔丝元件201的编程，则编程·移位寄存器块100的输出PAmTn从H电平转移到L电平。通过将接受这时的下降沿而锁定到H电平(VDD电平)的信号LAPAmTn输入到电源开关电路300，从而电源开关电路300的AND电路304的输出转移到L电平，与编程时钟信号PCK的动作无关，电平移动电路305的输出LS2mOUT也转移到L电平，编程的动作终止，同时变为不能编程的状态。

如上所述，根据图1的实施方式，可以编程多个电熔丝元件201。进一步，由于没有向流过使电熔丝元件201为切断状态的电流用的NMOS晶体管202一直施加VDD25的高电压，所以可以将低耐压的晶体管(例如1.2V的逻辑系的晶体管)用于该NMOS晶体管202。因此，由于可以使用1.2V逻辑系的晶体管构成电熔丝比特单元200的除第2AND电路205之外的所有晶体管，所以与使用2.5V—I/O系的晶体管来构成的情况相比可以大幅度面积节约。进一步，通过使电源开关电路300对多个电熔丝比特单元200公共，可以实现节约电熔丝电路整体的面积。

作为图1中的电熔丝元件201的误切断的原因，有由ESD的电涌电流引起。例如图1中，通过使作为各电熔丝比特单元200的编程驱动器的NMOS晶体管202的P型硅基板与作为漏极的N型扩散层之间存在的寄生二极管接通，从而在电熔丝元件201流过电涌电流，而产生了电熔丝元件201的误切断。因此，在施加ESD时作为防止电熔丝元件201的误切断的电路对策，图1中，在电源开关电路300的输出信号VGB与接地电位VSS之间插入了二极管400。

具体而言如图1所示，在电源开关电路300的输出信号VGB与接地电位VSS之间存在二极管400，使二极管400的阳极与接地电位VSS相连，使二极管400的阴极与电源开关电路300的输出信号VGB相连。在向接地电位VSS施加ESD时，通过在所插入的该二极管400中流过ESD的电涌电流，可以避免电涌电流流入各电熔丝比特单元200的电熔丝元件201。因此，可以通过该二极管400，防止ESD引起的各电熔丝比特单元200的电熔丝元件201的误切断。

作为避免向接地电位施加ESD时的电涌电流的对策，考虑在接地电位VSS与电源VDD25之间和接地电位VSS与电源VDD之间2个上分别插入二极管400。但是，与在接地电位VSS与电源VDD25之间和接地电位VSS和电源VDD之间2个上分别插入二极管400的情况相比，若使用如图1所示，在电源开关电路300的输出信号VGB和接地电位VSS之间插入二极管400的电路，则可以减少二极管数，可以实现作为ESD对策而插入的二极管的面积节约。

图5是表示本发明的另一实施方式的电熔丝电路的结构的电路图。图6是图5的电熔丝电路的动作波形图。

图5的实施方式的电熔丝电路与图1的实施方式同样，由多(n)个电熔丝比特单元200、多(n)级编程·移位寄存器块100与电源开关电路300构成。除电源开关电路300之外，与图1的实施方式同样。

下面，说明电源开关电路300。作为熔丝编程使能信号FPEN，在编程动作时，使用与编程时钟信号PCK同步进行时钟动作的信号。具体而言，输入在编程时钟信号PCK为H电平期间，为H电平(VDD25电平)，在为L电平期间为L电平的信号FPEN。电源开关电路300由2.5V—I/O系的PMOS晶体管308、2.5V—I/O系的CMOS传输门309、2.5V—I/O系的反相器电路310、311构成。通过使用CMOS传输门309作为与电源VDD连接的晶体管，可以在考虑了电源VDD的设计裕量的情况下，稳定通过VDD输出。即，可以实现电源开关电路300的稳定输出动作。

通过图5所示的电路结构，每次与编程时钟信号PCK的周期性时钟同步而进行时钟动作的熔丝编程使能信号FPEN从L电平升高到H电平时，电源开关电路300的输出VGB变为VDD25电平。每次熔丝编程使能信号FPEN从H电平下降到L电平时，电源开关电路300的输出VGB变为VDD电平。

接着，说明电熔丝比特单元200的动作。电熔丝比特单元200仅在向第2AND电路206的一个端子输入的熔丝编程使能信号FPEN进行时钟动作的方面与图1的实施方式不同。在编程数据信号FBmTi为H电平的情况下，编程使能信号PBmTi为H电平，且在信号VGB为VDD25电平期间，第2AND电路206的输出INmTi为VDD25电平，NMOS晶体管202接通。这时，通过使VGB为VDD25电平，流过切断电熔丝元件201所需的电流，而切断电熔丝元件201。另一方面，在编程数据信号FBmTi为L电平的情况下，电熔丝元件201不为切断状态。

如上所述，电源开关电路300的输出VGB为与图1的实施方式中说明的电源开关电路300的输出VGB相同的波形，由于电熔丝比特单元200与图1的实施方式同样动作，所以该电熔丝电路全体的动作与图1的实施方式同样。

这样，图5的实施方式中的电熔丝电路可以通过与图1的实施方式的电熔丝电路相同的输入端子结构来实现同样的功能。进一步，由于根据与电源独立的编程使能信号FPEN，PMOS晶体管308进行接通·截断动作，所以与图1的实施方式相比，不需要电平移动电路305与该电平移动电路前级的控制电路303，304，可以实现进一步的面积节约。

图7是表示装载了图1或图5的电熔丝电路的系统LSI的例子的平面图。这里，为装载了使用I/O电源VDD25与电源VDD这2个电源的电熔丝电路、与使用了I/O电源VDD33和电源VDD这2个电源的电熔丝电路这两个电路的SoC(芯片上系统System on Chip)。这里，电源VDD25(2.5V左右)比电源VDD33(3.3V左右)小。

如图7所示，系统LSI的外侧周围有I/O单元区域，从该I/O单元区域向系统LSI的内侧以电源开关电路300、二极管400、电熔丝部600(由多个电熔丝比特单元200和编程·移位寄存器块100构成)的顺序来进行配置。通过这样配置电源开关电路300、二极管400、电熔丝部600，在向位于I/O单元区域的VSS端子施加ESD的电涌电流的情况下，可以通过在电熔丝部600的前面配置的二极管400吸收电涌电流。即，可以使二极管400有效工作，可以防止电熔丝元件的误切断。

在系统LSI内，存在使用了多个I/O电源电压(VDD33、VDD25等)的情形，该情况下，在系统LSI中集中配置使用了电源VDD33的电路(下面，称作VDD33的电源岛)或集中配置使用电源VDD25的电路(下面，称作VDD25的电源岛)。若电熔丝电路为仅对应于1个I/O电源、例如电源VDD25的电路，则在系统LSI内配置电熔丝电路时产生限制。最好电熔丝电路中即使使用不同的I/O电源也可进行编程。

因此，例如在图5中，构成电源开关电路300的PMOS晶体管308、CMOS传输门309、反相器电路310，311所有晶体管可以使用与系统LSI内的多个I/O电源中最高的I/O电源的耐压相匹配而做成的晶体管。即，构成电源开关电路300的所有晶体管的栅极长度可以为与系统LSI内的多个I/O电源中最高的I/O电源的耐压匹配的长度。进一步，构成电源开关电路300的PMOS晶体管308和CMOS传输门309的栅极宽度可以是与使用系统LSI内的多个I/O电源中最低I/O电源电压时的电流驱动能力匹配的长度。如上所述，由此，可以使用系统LSI内的不同I/O电源电压来使电熔丝电路动作，从可消除系统LSI内的配置限制。

图8是表示装载了图1或图5的电熔丝电路的系统LSI的又一例的平面图。这里，通过在由多个电熔丝比特单元200构成的电熔丝部600的周围配置二极管400，即使向位于I/O单元区域或任何VSS端子施加ESD的电涌电流，也可通过二极管400进一步高效吸收电涌电流，可以防止电熔丝元件的误切断。

图9是表示系统LSI中的1个I/O单元的排列的平面图，图10是与图9对应的1个I/O单元的电路图。图9和图10的I/O单元701中，表示了VSS布线、VDD布线、作为从VDD25供给电源用的I/O电源布线的VDD25布线、与外部端子连接用的焊盘700、将VDD25作为电源的反相器电路702、将VDD作为电源的反相器电路703。VDD25电源布线通过布线IN与电熔丝电路相连。

图11是表示装载了图1或图5的电熔丝电路的系统LSI的又一例的平面图，图12是图11的XII-XII截面图。这里，将由电源开关电路300、二极管400、电熔丝部600构成的电熔丝电路装载到系统LSI上。图11和图12中，各I/O单元701具有与外部端子相连的焊盘700，设置了接地电位的VSS布线、电源VDD布线和电源VDD25布线。并且，在焊盘700的下层设置电源开关电路300、二极管400和电熔丝部600。电源开关电路300经电源VDD25布线与布线层M4电相连。这样，在焊盘700的下一层通过设置电源开关电路300、二极管400、电熔丝部600，不会使电路面积有浪费，可以实现系统LSI的面积节约。

图13是表示装载了图1或图5的电熔丝电路的系统LSI的又一例的平面图，图14是图13的XIV—XIV截面图。这里，也将由电源开关电路300、二极管400、电熔丝部600构成的电熔丝电路装载到系统LSI上。如图13和图14所示，若按交错状配置焊盘700，则在右侧(系统LSI核内部侧)焊盘700的下方产生空间。在焊盘700的下层上设置电源开关电路300、二极管400、电熔丝部600(由多个电熔丝比特单元200和编程·移位寄存器块100构成)。这样，通过在焊盘700的下层设置电源开关电路300、二极管400与电熔丝部600，可以在电路面积上不会产生浪费，可以实现系统LSI的面积节约。

产业上的可用性

如以上所说明的，本发明的电熔丝电路由于由独立的电源开关电路与多个电熔丝比特单元构成，多个电熔丝比特单元可以使用LSI的逻辑晶体管(1.2V系的晶体管等)，所以对于电熔丝电路的面积节约的实现有用。通过在独立的电源开关电路的输出与接地电位之间设置二极管，可以抑制施加ESD时向熔丝元件流入电涌电流，可以防止熔丝元件的误切断，对于实现电熔丝电路的安全性的确保有用。

本发明的电熔丝电路作为存储器冗余救济用途、以提高安全性和著作权保护为目的的安全ID用途、进行组装后的不合格芯片等的不合格分析的芯片ID用途、模拟微调用途有用。

Claims (13)

1、一种电熔丝电路，在熔丝元件中流过电流而进行该熔丝元件的切断，其包括：

独立的1个电源开关电路；

熔丝元件，其一端与所述电源开关电路的输出相连；以及

第1MOS晶体管，其与所述熔丝元件的另一端相连。

2、根据权利要求1所述的电熔丝电路，其特征在于：

具有多个由所述熔丝元件与所述第1MOS晶体管构成的熔丝比特单元。

3、根据权利要求1所述的电熔丝电路，其特征在于：

所述电源开关电路具有第1开关晶体管与第2开关晶体管，将第1电源电压与比所述第1电源电压小的第2电源电压作为输入；所述第1开关晶体管的一端与所述第1电源电压相连，另一端与所述电源开关电路的输出相连，所述第2开关晶体管的一端与所述第2电源电压相连，另一端与所述电源开关电路的输出相连。

4、根据权利要求3所述的电熔丝电路，其特征在于：

所述第1开关晶体管是PMOS晶体管，所述第2开关晶体管由CMOS传输门构成。

5、根据权利要求3所述的电熔丝电路，其特征在于：

所述第1电源电压是LSI的I/O电源电压，所述第2电源电压是该LSI的逻辑电源电压。

6、根据权利要求3所述的电熔丝电路，其特征在于：

所述电源开关电路的所述第1开关晶体管和所述第2开关晶体管的栅极氧化膜厚度与LSI的I/O电路的栅极氧化膜厚度相等。

7、根据权利要求1所述的电熔丝电路，其特征在于：

在接地电位与所述电源开关电路的输出之间连接二极管，将所述二极管的阳极连接到接地电位，将所述二极管的阴极与所述电源开关电路的输出相连。

8、根据权利要求7所述的电熔丝电路，其特征在于：

从LSI的I/O电源单元侧向该LSI的内侧，以所述电源开关电路、所述二极管、所述多个熔丝比特单元的顺序来进行配置。

9、根据权利要求7所述的电熔丝电路，其特征在于：

在所述多个熔丝比特单元的周围配置二极管，从LSI的I/O电源单元侧向该LSI的内侧，以所述电源开关电路、所述二极管、所述多个熔丝比特单元、所述二极管的顺序来进行配置。

10、根据权利要求7所述的电熔丝电路，其特征在于：

在与LSI的外部端子相连的焊盘的下层配置所述电源开关电路或所述二极管或所述多个熔丝比特单元的一部分。

11、根据权利要求10所述的电熔丝电路，其特征在于：

按交错状配置与LSI的外部端子相连的焊盘，在位于该LSI内侧的焊盘的下层配置所述电源开关电路或所述二极管或所述多个熔丝比特单元的一部分。

12、根据权利要求2所述的电熔丝电路，其特征在于：

所述多个熔丝比特单元的栅极氧化膜厚度与LSI的逻辑晶体管的栅极氧化膜厚度相等。

13、根据权利要求3所述的电熔丝电路，其特征在于：

LSI具有多个所述电源开关电路，输入到各电源开关电路的所述第1电源电压不同，多个所述电源开关电路的所述第1开关晶体管的栅极长度与栅极宽度完全相等、且多个所述电源开关电路的所述第2开关晶体管的栅极长度和栅极宽度完全相等。

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