CN101415027B - 基于hdlc协议的通讯模块及数据实时转发存储控制方法 - Google Patents

Abstract

基于HDLC协议的通讯模块及数据实时转发存储控制方法，它涉及一种通过HDLC协议实现数据的实时转发存储功能的通讯模块及其逻辑控制方法，以解决传统数据链路中的节点本身没有处理数据的能力，不能实现在节点实时控制或者网络间数据传输和控制的问题。本发明的主控制器根据中断信号控制外部同步接口与内部总线接口的数据传输；外部同步接口传递外部设备和主控制器之间的数据；内部总线接口传递主控制器与总线之间的数据。本发明将数据的转发存储、无变换转发和替换转发功能嵌入在主控制器中，使通讯模块具有数据处理功能，满足数据处理的各种要求，实现了在节点实时控制或者网络间数据传输和控制，具有处理速度较快、准确性较高的特点。

Description

基于HDLC协议的通讯模块及数据实时转发存储控制方法

技术领域

本发明涉及一种将FPGA/EPLD作为主控芯片通过HDLC协议实现数据的实时转发存储功能的通讯模块及其逻辑控制方法，属于通讯技术领域。

背景技术

随着网络存储和数据传输、控制技术的快速发展，每天都有大量的数据在互联网上存储和发送，常用的总线和接口标准包括PCI、AGP和PCI-E等等，其主要优势就是数据传输速率较高，目前最高的PCI-E16X2.0版本可达到10GB/s，能满足现在和将来一定时间内出现的低速设备和高速设备的需求。目前大多数基于总线的数据存储和传输设备都是由CPU控制节点完成数据的中继和转发，而节点本身没有处理数据的能力，不能实现在节点实时控制或者网络间数据传输和控制。

HDLC(High-Level Data Link Control，高级数据链路控制)是一种在同步网上传输数据、面向比特的数据链路层协议，具有如下特点：协议不依赖于任何一种字符编码集；数据报文可透明传输，用于实现透明传输的“0比特插入法”易于硬件实现；支持全双工通信，不必等待确认便可连续发送数据，数据链路传输效率较高；所有数据帧均采用CRC校验，对信息帧进行编号，可防止漏收或重复，传输可靠性高；传输控制功能与处理功能分离，具有较大灵活性和较完善的控制功能。基于上述特点，虽然网络设计普遍使用HDLC作为数据链路控制协议，但并没有将HDLC应用在控制总线数据的存储和转发领域。

发明内容

本发明为解决传统数据链路中的节点本身没有处理数据的能力，不能实现在节点实时控制或者网络间数据传输和控制的问题，提供一种基于HDLC协议的通讯模块及数据实时转发存储控制方法。本发明的通讯模块包括以下单元：

主控制器，用于将来自任意一个外部同步接口的数据存储并根据中断信号将存储的数据发送给相应的内部总线接口，还用于将来自内部总线接口的数据存储并根据中断信号将存储的数据发送给任意一个外部同步接口；还用于将来自任意一个外部同步接口的数据发送给另一个任意的外部同步接口，并同时将发送的数据存储或不存储；

多个外部同步接口，用于将来自主控制器的数据发送给相应的外部设备，还用于将来自外部设备的数据发送给主控制器；

内部总线接口，用于将来自主控制器的数据发送到总线上，将用于将来自总线的数据发送给主控制器。

本发明的数据实时转发存储控制方法包括以下步骤：

步骤一，主控制器根据接收到的数据的处理类型设定控制参数；

步骤二，主控制器根据所述控制参数判断数据处理类型，判断结果为收发和存储数据，则执行步骤三，判断结果为无变换转发数据，则执行步骤七，判断结果为替换数据并转发，则执行步骤十；

步骤三，主控制器判断对接收数据的收发状态，判断结果为发送状态，则执行步骤四，判断结果为接收状态，则执行步骤五；

步骤四，主控制器将接收数据写入存储器并根据发送中断信号将所述接收数据发送到指定的外部同步接口或内部总线接口，然后返回执行步骤一；

步骤五，主控制器判断接收数据中的地址是否与存储器的地址相匹配，判断结果为是，则执行步骤六，判断结果为否，则返回执行步骤一；

步骤六，主控制器接收所述的接收数据，接收完成后给出接收中断信号，并返回步骤一；

步骤七，主控制器判断是否保存接收数据，判断结果为是，则执行步骤八，判断结果为否，则执行步骤九；

步骤八，主控制器在向指定的外部同步接口或内部总线接口转发接收数据的同时保存转发的接收数据，保存完成后给出无变换转发中断信号并返回执行步骤一；

步骤九，主控制器向指定的外部同步接口或内部总线接口转发接收数据，转发完成后返回执行步骤一；

步骤十，主控制器判断是否替换存储的数据，判断结果为是，则执行步骤十一，判断结果为否，则执行步骤九；

步骤十一，主控制器根据数据转发的方向，在向指定的外部同步接口或内部总线接口转发接收数据的同时将已存储的数据替换为转发的接收数据，转发完成后给出替换转发中断信号，并返回执行步骤一。

有益效果：本发明基于FPGA实现HDLC协议，通过编程可以使数据的转发存储、无变换转发和替换转发功能嵌入在FPGA中，使单个节点具有数据处理能力，并且使通讯模块所具备的功能满足数据处理的各种要求，实现了在节点实时控制或者网络间数据传输和控制；本发明的方法按逻辑将数据处理分为三个过程，每个过程都能独立处理数据，具有处理速度较快、准确性较高的特点。

附图说明

图1是本发明的通讯模块的整体结构图；图2是本发明的数据实时转发存储控制方法的流程图。

具体实施方式

具体实施方式一：参见图1，本实施方式由以下单元组成：

主控制器1，用于将来自任意一个外部同步接口2的数据存储并根据中断信号将存储的数据发送给相应的内部总线接口3，还用于将来自内部总线接口3的数据存储并根据中断信号将存储的数据发送给任意一个外部同步接口2；还用于将来自任意一个外部同步接口2的数据发送给另一个任意的外部同步接口2，并同时将发送的数据存储或不存储；

多个外部同步接口2，用于将来自主控制器1的数据发送给相应的外部设备4，还用于将来自外部设备4的数据发送给主控制器1；

内部总线接口3，用于将来自主控制器1的数据发送到总线5上，将用于将来自总线5的数据发送给主控制器1。

本实施方式的主控制器1采用FPGA/EPLD(属于可编程逻辑器件设计)，通过VHDL或其它可编程逻辑设计工具编写使其具有三个或三个以上通信口：两个或两个以上同步485通信口和一个PCI接口，既有普通的数据收发功能(收发存储空间均为可变的、可设置的、也可以应用PFGA外部存储单元)，又具有实时转发功能，可以将一个端口接收的数据无变换或有变换的通过另一个端口实时转发，在转发的过程中可以根据用户控制命令对数据有选择的存储和替换，具体的功能如下所示：

①、作为一个独立的通讯模块使用，通讯协议满足HDLC协议规范。模块具有两个独立的收发通道，每个通道的收发地址可调，用户可以同时设定多个接收地址，在接收过程中只要其中一个地址满足用户设定值模块便开始接收数据，同时将接收到的数据存储到FPGA内部扩展的存储空间中，在每一帧数据接收完成之后模块产生中断，通过PCI接口传递给计算机，用户在中断程序中实现对接收数据的读取或其他操作，中断程序的具体功能由用户编写实现；发送地址可调，用户可以设定每次发送数据时接收设备的地址，模块会在发送数据开始之前发送地址信息与接收设备进行匹配，通知指定的接收设备准备接收数据，FPGA内部同样为发送数据扩展了一个存储空间，在发送开始之前用户将需要发送的数据先写入到存储空间，写完之后启动发送即可完成数据的连续发送，直至发送存储空间数据全部发完。收发过程均进行CRC校验，在接收数据的过程中会对数据的CRC判断结果给出标志，用户通过读取CRC标志信息判断接收数据的正确与否，实现对数据的取舍。用户在读取CRC标志信息之后需要对标志信息进行复位，方便对下一次接收数据的判断。在该功能状态下模块的两个通讯口可以同时工作，彼此之间没有干扰。

②、具有无变化转发功能，作为转发卡使用，将A口(B口)接收到的来自任意一个外部同步接口2的数据通过B口(A口)无变换的实时转发给另一个外部同步接口2，所述的A口和B口是主控制器1的两个端口，用于数据的存储和转发。用户可以事先设定保存命令，默认状态下保存命令为State_Save，在转发的过程中模块会判断地址字节之后的数据是否为用户设定的保存命令，如满足用户设置的保存命令则将转发过程中保存命令之后的一定长度(目前设定为2～256字节)的数据进行保存，保存至FPGA内部扩展的RAM中，存储结束会产生中断信号，通过PCI接口传递至计算机，用户可以在中断程序中实现对保存数据的处理，具体的处理过程由用户编程实现。存储到RAM中的数据会根据每次转发过程中是否有数据存储实时更新，在更新数据的过程中不允许用户读取RAM中的数据，以保证提供的数据为最新的有效数据，避免出现数据部分更新部分未更新的现象，导致错误。RAM中数据刷新通过采用二级存储方式实现，模块在转发过程中保存的数据首先保存至一个数组中，在模块判断没有新的数据保存进来，同时用户不需要读取保存数据时，模块自动将数组中的数据存储至RAM中，完成一次数据的刷新。刷新过程在一组有效数据存储完成之后30ns开始，如果在数据存储完成的同时用户正在读取上一帧存储的有效数据，则模块会等待用户完成读取操作后进行刷新，刷新过程中模块不会响应用户读取数据的命令。在转发的过程中，接收数据的端口在接收到一帧数据之后会给出CRC校验标志，以便判断接收到数据有无误码，方便计算机对数据的舍取，当数据向另一端口转发时，模块不会重新进行CRC校验，只是把接收到的CRC校验码进行无变换转发，实现两个端口之间的无变换转发。

③、实现数据的替换并转发功能，同时将转发数据按照用户要求进行存储。替换转发只有将A口接收到的来自外部同步接口2的数据通过B口发送给另一个外部同步接口2时具有该功能。在替换执行之前，用户需要事先向模块写入替换数据，FPGA内部扩展了48字节的RAM用于存储用户设定的替换数据，为保证替换数据的实时性，用户可以随时更改替换数据，模块会将用户更改的替换数据实时刷新至RAM中，该过程的实现同样采用二级存储的方式实现，用户首先将替换数据写入模块中的扩展RAM中，在用户写入完成同时没有进行替换操作的时候，模块自动将数据刷新至一个预先设定的数组之中，刷新过程中不响应替换命令，以保证替换数据的事实有效性，刷新的时间很短，而且处于模块正在接收CRC校验码的同时，因此不会存在新的替换操作进行的可能。用户可以设定被替换数据的位置和长度，目前是将替换命令之后的48个字节数据分为四组，每组12个字节，用户可以设定每次替换哪一组或哪几组，在默认情况下是不替换，实现无变换转发。在转发的过程中，如满足替换命令，模块会自动存储替换命令之后的50字节的原始被替换数据信息至FPGA内部的RAM空间，存储完成之后产生中断，用户可以在中断程序中对存储数据进行操作，中断程序由用户根据实际需求编写。用户还可以事先设置替换命令，替换命令根据用户要求可以为16位和8位两种，默认状态是8位，命令码为0x00，替换命令的长度和内容用户可以任意设定。A口在地址匹配成功之后，首先判断用户设定的替换命令的长度是一个字节还是两个字节，根据用户设定的长度判断地址字节之后的一个或两个数据字节是否为用户设定的替换命令，满足替换命令之后，判断用户设定的替换数据的位置和长度，将替换命令之后被替换数据按照用户要求用设定数据替换，并对替换完成的新的数组进行CRC校验，生成新的CRC校验码，保证转发数据的可校验性。B口接收的数据将会向A口无变换的实时转发，其实现方法与②完全相同。

当存在多个端口时，要满足在任意端口之间转发，只需要为每一个端口设置一个方向寄存器，方向寄存器中的数据代表着转发端口的号码，以八个端口为例，方向寄存器中的1-8数据就分别代表了转发端口的号码，当方向寄存器中的数据为1的时候，就代表由接收的数据的端口向1端口转发，转发和替换的过程与前面所述相同，当然在方向寄存器中不能出现与接收数据端口号相同的数据，因为同一个端口不能同时收发使用，当端口的数目变多时，同样只需要改变方向寄存器的长度，使其能够表示最大的端口号码即可以。在使用的过程中需要事先确定转发方向以及转发端口的号码，然后写入方向寄存器，板卡工作过程中通过判断方向寄存器中的端口号码从而决定转发方向。

具体实施方式二：本实施方式在具体实施方式一的基础上进一步限定了所述主控制器1还用于根据设定的中断时间舍弃来自内部总线接口3或任意一个外部同步接口2的超时数据。

主控制器1中设置了一个定时器，用户可以设置定时时间，定时时间最长为10～100ms，步长为10～200μs，定时精度优于10^-6s，超时会产生中断信号。用户可以在通讯或转发过程中设置定时时间，对于实时性要求较高的系统，通过定时器可以舍弃超时收发的数据信息。用户还可以在中断程序中实现对定时器的复位和设置。

具体实施方式三：参见图2，本实施方式的数据实时转发存储控制方法由以下步骤组成：

步骤一，主控制器1根据接收到的数据的处理类型设定控制参数；

步骤二，主控制器1根据所述控制参数判断数据处理类型，判断结果为收发和存储数据，则执行步骤三，判断结果为无变换转发数据，则执行步骤七，判断结果为替换数据并转发，则执行步骤十；

步骤三，主控制器1判断对接收数据的收发状态，判断结果为发送状态，则执行步骤四，判断结果为接收状态，则执行步骤五；

步骤四，主控制器1将接收数据写入存储器并根据发送中断信号将所述接收数据发送到指定的外部同步接口2或内部总线接口3，然后返回执行步骤一；

步骤五，主控制器1判断接收数据中的地址是否与存储器的地址相匹配，判断结果为是，则执行步骤六，判断结果为否，则返回执行步骤一；

步骤六，主控制器1接收所述的接收数据，接收完成后给出接收中断信号，并返回步骤一；

步骤七，主控制器1判断是否保存接收数据，判断结果为是，则执行步骤八，判断结果为否，则执行步骤九；

步骤八，主控制器1在向指定的外部同步接口2或内部总线接口3转发接收数据的同时保存转发的接收数据，保存完成后给出无变换转发中断信号并返回执行步骤一；

步骤九，主控制器1向指定的外部同步接口2或内部总线接口3转发接收数据，转发完成后返回执行步骤一；

步骤十，主控制器1判断是否替换存储的数据，判断结果为是，则执行步骤十一，判断结果为否，则执行步骤九；

步骤十一，主控制器1根据数据转发的方向，在向指定的外部同步接口2或内部总线接口3转发接收数据的同时将已存储的数据替换为转发的接收数据，转发完成后给出替换转发中断信号，并返回执行步骤一。

Claims (3)

1.基于HDLC协议的通讯模块，其特征在于它包括以下单元：

主控制器(1)，用于将来自任意一个外部同步接口(2)的数据存储并根据中断信号将存储的数据发送给相应的内部总线接口(3)，还用于将来自内部总线接口(3)的数据存储并根据中断信号将存储的数据发送给任意一个外部同步接口(2)；还用于将来自任意一个外部同步接口(2)的数据发送给另一个任意的外部同步接口(2)，并同时将发送的数据存储或不存储；

多个外部同步接口(2)，用于将来自主控制器(1)的数据发送给相应的外部设备(4)，还用于将来自外部设备(4)的数据发送给主控制器(1)；

内部总线接口(3)，用于将来自主控制器(1)的数据发送到总线(5)上，将用于将来自总线(5)的数据发送给主控制器(1)；

主控制器(1)采用可编程逻辑器件，通过VHDL或其它可编程逻辑设计工具编写使其具有三个或三个以上通信口，两个或两个以上同步485通信口和一个PCI接口；既有普通的数据收发功能，又具有实时转发功能，将一个端口接收的数据无变换或有变换的通过另一个端口实时转发，在转发的过程中根据用户控制命令对数据有选择的存储和替换，具体的功能如下所示：

①、作为一个独立的通讯模块使用，通讯协议满足HDLC协议规范；模块具有两个独立的收发通道，每个通道的收发地址可调，用户同时设定多个接收地址，在接收过程中只要其中一个地址满足用户设定值模块便开始接收数据，同时将接收到的数据存储到FPGA内部扩展的存储空间中，在每一帧数据接收完成之后模块产生中断，通过PCI接口传递给计算机，用户在中断程序中实现对接收数据的读取操作，中断程序的具体功能由用户编写实现；发送地址可调，用户设定每次发送数据时接收设备的地址，模块会在发送数据开始之前发送地址信息与接收设备进行匹配，通知指定的接收设备准备接收数据，FPGA内部同样为发送数据扩展了一个存储空间，在发送开始之前用户将需要发送的数据先写入到存储空间，写完之后启动发送即可完成数据的连续发送，直至发送存储空间数据全部发完；收发过程均进行CRC校验，在接收数据的过程中会对数据的CRC判断结果给出标志，用户通过读取CRC标志信息判断接收数据的正确与否，实现对数据的取舍；用户在读取CRC标志信息之后需要对标志信息进行复位，方便对下一次接收数据的判断；在该功能状态下模块的两个通讯口同时工作，彼此之间没有干扰；

②、具有无变化转发功能，作为转发卡使用，将A口接收到的来自任意一个外部同步接口(2)的数据通过B口无变换的实时转发给另一个外部同步接口(2)，所述的A口和B口是主控制器(1)的两个端口，用于数据的存储和转发；用户事先设定保存命令，默认状态下保存命令为State_Save，在转发的过程中模块会判断地址字节之后的数据是否为用户设定的保存命令，如满足用户设置的保存命令则将转发过程中保存命令之后的一定长度的数据进行保存，保存至FPGA内部扩展的RAM中，存储结束会产生中断信号，通过PCI接口传递至计算机，用户在中断程序中实现对保存数据的处理，具体的处理过程由用户编程实现；存储到RAM中的数据会根据每次转发过程中是否有数据存储实时更新，在更新数据的过程中不允许用户读取RAM中的数据，以保证提供的数据为最新的有效数据，避免出现数据部分更新部分未更新的现象，导致错误；RAM中数据刷新通过采用二级存储方式实现，模块在转发过程中保存的数据首先保存至一个数组中，在模块判断没有新的数据保存进来，同时用户不需要读取保存数据时，模块自动将数组中的数据存储至RAM中，完成一次数据的刷新；刷新过程在一组有效数据存储完成之后30ns开始，如果在数据存储完成的同时用户正在读取上一帧存储的有效数据，则模块会等待用户完成读取操作后进行刷新，刷新过程中模块不会响应用户读取数据的命令；在转发的过程中，接收数据的端口在接收到一帧数据之后会给出CRC校验标志，以便判断接收到数据有无误码，方便计算机对数据的舍取，当数据向另一端口转发时，模块不会重新进行CRC校验，只是把接收到的CRC校验码进行无变换转发，实现两个端口之间的无变换转发；

③、实现数据的替换并转发功能，同时将转发数据按照用户要求进行存储；替换转发只有将A口接收到的来自外部同步接口(2)的数据通过B口发送给另一个外部同步接口(2)时具有该功能；在替换执行之前，用户需要事先向模块写入替换数据，FPGA内部扩展了48字节的RAM用于存储用户设定的替换数据，为保证替换数据的实时性，用户随时更改替换数据，模块会将用户更改的替换数据实时刷新至RAM中，该过程的实现同样采用二级存储的方式实现，用户首先将替换数据写入模块中的扩展RAM中，在用户写入完成同时没有进行替换操作的时候，模块自动将数据刷新至一个预先设定的数组之中，刷新过程中不响应替换命令，以保证替换数据的实时有效性，刷新的时间很短，而且处于模块正在接收CRC校验码的同时，因此不会存在新的替换操作进行的可能；用户设定被替换数据的位置和长度，目前是将替换命令之后的48个字节数据分为四组，每组12个字节，用户设定每次替换哪一组或哪几组，在默认情况下是不替换，实现无变换转发；在转发的过程中，如满足替换命令，模块会自动存储替换命令之后的50字节的原始被替换数据信息至FPGA内部的RAM空间，存储完成之后产生中断，用户在中断程序中对存储数据进行操作，中断程序由用户根据实际需求编写；用户还事先设置替换命令，替换命令根据用户要求为16位和8位两种，默认状态是8位，命令码为0x00，替换命令的长度和内容用户任意设定；A口在地址匹配成功之后，首先判断用户设定的替换命令的长度是一个字节还是两个字节，根据用户设定的长度判断地址字节之后的一个或两个数据字节是否为用户设定的替换命令，满足替换命令之后，判断用户设定的替换数据的位置和长度，将替换命令之后被替换数据按照用户要求用设定数据替换，并对替换完成的新的数组进行CRC校验，生成新的CRC校验码，保证转发数据的可校验性；B口接收的数据将会向A口无变换的实时转发，其实现方法与②完全相同；

当存在多个端口时，在任意端口之间转发，为每一个端口设置一个方向寄存器，方向寄存器中的数据代表着转发端口的号码，设置八个端口，方向寄存器中的1-8数据就分别代表了转发端口的号码，当方向寄存器中的数据为1的时候，就代表由接收的数据的端口向1端口转发，转发和替换的过程与前面所述相同，当然在方向寄存器中不能出现与接收数据端口号相同的数据，因为同一个端口不能同时收发使用，当端口的数目变多时，同样只需要改变方向寄存器的长度，使其能够表示最大的端口号码；在使用的过程中需要事先确定转发方向以及转发端口的号码，然后写入方向寄存器，板卡工作过程中通过判断方向寄存器中的端口号码从而决定转发方向。

2.根据权利要求1所述的基于HDLC协议的通讯模块，其特征在于所述主控制器(1)还用于根据设定的中断时间舍弃来自内部总线接口(3)或外部同步接口(2)的超时数据。

3.基于权利要求1所述的基于HDLC协议的通讯模块的数据实时转发存储控制方法，其特征在于具体的工作过程包括以下步骤：

步骤一，主控制器(1)根据接收到的数据的处理类型设定控制参数；

步骤二，主控制器(1)根据所述控制参数判断数据处理类型，判断结果为收发和存储数据，则执行步骤三，判断结果为无变换转发数据，则执行步骤七，判断结果为替换数据并转发，则执行步骤十；

步骤三，主控制器(1)判断对接收数据的收发状态，判断结果为发送状态，则执行步骤四，判断结果为接收状态，则执行步骤五；

步骤四，主控制器(1)将接收数据写入存储器并根据发送中断信号将所述接收数据发送到指定的外部同步接口(2)或内部总线接口(3)，然后返回执行步骤一；

步骤五，主控制器(1)判断接收数据中的地址是否与存储器的地址相匹配，判断结果为是，则执行步骤六，判断结果为否，则返回执行步骤一；

步骤六，主控制器(1)接收所述的接收数据，接收完成后给出接收中断信号，并返回步骤一；

步骤七，主控制器(1)判断是否保存接收数据，判断结果为是，则执行步骤八，判断结果为否，则执行步骤九；

步骤八，主控制器(1)在向指定的外部同步接口(2)或内部总线接口(3)转发接收数据的同时保存转发的接收数据，保存完成后给出无变换转发中断信号并返回执行步骤一；

步骤九，主控制器(1)向指定的外部同步接口(2)或内部总线接口(3)转发接收数据，转发完成后返回执行步骤一；

步骤十，主控制器(1)判断是否替换存储的数据，判断结果为是，则执行步骤十一，判断结果为否，则执行步骤九；

步骤十一，主控制器(1)根据数据转发的方向，在向指定的外部同步接口(2)或内部总线接口(3)转发接收数据的同时将已存储的数据替换为转发的接收数据，转发完成后给出替换转发中断信号，并返回执行步骤一。

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