CN101370089B - 一种拼接显示并行处理系统 - Google Patents

Abstract

本发明公开了一种拼接显示并行处理系统，其包括桌面处理器、至少一个信号接收处理器、至少一个叠加选择电路；桌面处理器的输出端和信号接收处理器的输出端分别与至少一个叠加选择电路的输入端连接。信号接收处理器接收输入的视频图像，显示处理后送到叠加选择电路，叠加选择电路根据桌面处理器发送的位置叠加信息对接收到的视频图像进行叠加处理、再送到相应的显示单元输出。本发明的拼接显示并行处理系统的各个组成部分互相不占用紧张的计算机资源，充分保证了桌面处理器、信号接收处理器、叠加选择电路各自的处理能力，能够使得本发明的拼接显示并行处理系统可以高效运行，处理速率比较快、刷新率比较高，降低了开发成本、维护成本及更新换代的成本。

Description

一种拼接显示并行处理系统

技术领域

本发明涉及电子显示系统领域，特别涉及一种拼接显示并行处理系统。

背景技术

拼接显示处理系统作为一种新型的显示设备，获得越来越广泛的应用。性能要求越来越高，特别是显示速度的要求，比如500万像素以上的3D图像刷新率为60Hz，这对于显示信号的传输速率提出了新的要求；拼接显示墙除了显示计算机桌面或大型应用外，还要显示来自监控摄像头、DVD播放器、电脑的显示输出信号、网络显示数据和IP视频数据等。对于各个图像采集通道采集到的图像信息，通常需要在整个拼接显示墙上进行叠加显示输出。

图1是现有技术中的拼接显示处理系统，一台拼接显示处理器要启动显示32个显示单元(16张PCI显示插卡)，还要完成16路视频信号(4张PCI插卡)和4路RGB信号(电脑信号)的采集(2张PCI插卡)，插槽总数达到22个。由于一台拼接显示处理器PCI的速度限制，同时处理图像信息的叠加以及其他各种应用，使得该拼接显示处理器不堪重负，显示速度比较慢，刷新率很低，所以只能处理一些简单应用。

专利号为ZL200510037591.0，名称为多层实时图像叠加控制器的发明专利，公开了一种多层实时图像叠加控制器，其包括核心控制模块、输出模块和多个输入模块，该核心控制模块、输出模块和多个输入模块通过信号总线及背板相连接，核心控制模块产生整个图像叠加控制器所需要的像素时钟及同步信号，这些信号传递给连接在信号总线上的所有信号处理模块，使所有进入信号中心的图像信号同步。每个显示单元能够实现多达11层图像的叠加。假如有16个显示单元组成的拼接显示系统，每个显示单元都要接入1路桌面RGB信号、10个视频信号或RGB信号，累计就有176条视频信号或RGB信号传输线及至少有176个接插口及其接口电路。而且绝大部分输入图像信息需要通过视频交换矩阵或RGB交换矩阵进行处理，这样又要增加160条视频信号传输线及160个接插口及其接口电路。该图像控制器还要对各个输入图像信息进行缩放处理，需要大量的硬件资源来完成。所以采用这样的图像叠加控制器的拼接显示系统成本比较高，生产调试复杂，安装维护都不方便。

发明内容

本发明提供了一种拼接显示并行处理系统，其处理速度比较快、刷新率比较高。

本发明的技术方案是：一种拼接显示并行处理系统，其特征在于，包括：桌面处理器、至少一个信号接收处理器和至少一个叠加选择电路、至少一个帧同步控制电路；所述桌面处理器的输出端和所述信号接收处理器的输出端分别与所述叠加选择电路的输入端连接；所述帧同步控制电路的一端与所述信号接收处理器和所述桌面处理器分别连接，另一端与所述叠加选择电路连接；

所述桌面处理器产生桌面图像信息，输出到对应的所述叠加选择电路；所述信号接收处理器用于接收输入的视频图像，进行显示处理后，输出到对应的所述叠加选择电路；

所述叠加选择电路接收所述桌面处理器发送的桌面图像信息，从中提取出位置叠加信息、并根据该位置叠加信息对所述接收到的视频图像进行叠加处理之后输出到对应的显示单元进行显示；

所述帧同步控制电路用于检测所述信号接收处理器和所述桌面处理器各自输出的视频图像的帧同步信号，根据该帧同步信号输出控制信号来控制所述信号接收处理器和桌面处理器输出的视频图像同步。

本发明的拼接显示并行处理系统，将传统的拼接显示处理器的接收视频图像并对视频图像进行显示处理和部分叠加功能主要由信号接收处理器来完成，将传统的拼接显示处理器产生桌面图像信息的功能由桌面处理器来完成；将传统的拼接显示处理器的对图像进行叠加处理的功能通过本发明中的叠加选择电路来实现；这样本发明将传统的拼接显示处理器的处理功能分为各个部分共同完成，各个部分互相不占用紧张的计算机资源，充分保证了桌面处理器、信号接收处理器、叠加选择电路各自的处理能力，能够使得本发明的拼接显示并行处理系统可以高效运行，处理速率比较快、刷新率比较高；且组成该拼接显示并行处理系统的叠加选择电路、信号接收处理器可以根据需要各自设计成专门的电路或芯片；可以对各个部分进行开发、维护和更新换代，从而可以降低了开发成本、维护成本及更新换代的成本。

附图说明

图1是现有技术的拼接显示处理系统的结构原理图；

图2是本发明拼接显示并行处理系统一实施例的结构原理框图；

图3是本发明拼接显示并行处理系统一实施例的结构原理框图；

图4是本发明拼接显示并行处理系统一实施例的结构原理框图；

图5是本发明拼接显示并行处理系统一实施例的结构原理框图；

图6是本发明拼接显示并行处理系统一实施例的结构原理框图；

图7是本发明拼接显示并行处理系统中叠加选择电路一实施例的结构原理框图；

图8是本发明拼接显示并行处理系统中叠加选择电路一实施例的结构原理框图；

图9是本发明拼接显示并行处理系统中输出电路一实施例的结构原理框图；

图10是本发明拼接显示并行处理系统中分割输出和电路一实施例的结构原理框图；

图11是本发明拼接显示并行处理系统中输出电路一实施例的结构原理框图。

具体实施方式

本发明的拼接显示并行处理系统，将传统的拼接显示处理器的接收视频图像并对视频图像进行显示处理(包括开窗、缩放处理和部分叠加)的功能主要由信号接收处理器来完成，将传统的拼接显示处理器产生桌面图像信息的功能由桌面处理器来完成，在需要时，桌面处理器还可以承当对部分输入视频图像进行开窗、缩放处理的任务；将传统的拼接显示处理器对图像进行叠加处理的部分功能通过本发明中的叠加选择电路来实现；这样本发明将传统的拼接显示处理器的处理功能分为各个部分共同完成，各个部分互相不占用紧张的计算机资源，充分保证了桌面处理器、信号接收处理器、叠加选择电路各自的处理能力，能够使得本发明的拼接显示并行处理系统可以高效运行，处理速率比较快、刷新率比较高；且组成该拼接显示并行处理系统的叠加选择电路、信号接收处理器可以根据需要各自设计成专门的电路或芯片；可以对各个部分进行开发、维护和更新换代，从而可以降低了开发成本、维护成本及更新换代的成本。

下面结合附图和具体实施例对本发明做一详细的阐述。

实施例一

如图2，在该实施例中，本发明的拼接显示并行处理系统包括桌面处理器、信号接收处理器、叠加选择电路1、叠加选择电路2；所述桌面处理器的输出端和所述信号接收处理器的输出端分别与叠加选择电路1、叠加选择电路2的输入端连接。

所述桌面处理器产生桌面图像信息，分别输出到对应的所述叠加选择电路；所述信号接收处理器用于接收输入的视频图像，进行显示处理(包括开窗、缩放处理、部分叠加)后分别输出到叠加选择电路1和叠加选择电路2；叠加选择电路1、叠加选择电路2并分别接收所述桌面处理器发送的桌面图像信息，提取出位置叠加信息、并根据该位置叠加信息对所述接收到的视频图像进行叠加处理之后输出到对应的显示单元进行显示。

进一步地，为了适应拼接显示墙的需要，本发明的拼接显示并行处理系统还可以包括分割输出电路1和分割输出电路2，分割输出电路1的输入端与叠加选择电路1的输出端连接，分割输出电路2的输入端和叠加选择电路2的输出端连接；所述分割输出电路1接收叠加选择电路1叠加处理后的视频图像，分割输出电路2接收叠加选择电路2叠加处理后的视频图像，并分别将接收到的视频图像分割成至少两个图像块之后输出到与分割输出电路1、分割输出电路2对应的显示单元进行显示。

为了使桌面处理器和信号接收处理器输出到叠加选择电路的视频图像同步，在该实施例中，本发明的拼接显示并行处理系统还包括帧同步控制电路1和帧同步控制电路2，帧同步控制电路1的一端与叠加选择电路1连接，另一端分别与桌面处理器及信号接收处理器连接；帧同步控制电路2的一端与叠加选择电路2连接，另一端分别与桌面处理器及信号接收处理器连接，帧同步控制电路用于检测桌面处理器及信号接收处理器输出到叠加选择电路的帧同步信号，根据该帧同步控制信号输出控制信号来控制信号接收处理器及桌面处理器输出视频图像，以使接收处理器及桌面处理器输出到各个叠加选择电路的视频图像帧同步或相对帧同步。

其中叠加选择电路在一具体实施例中可以包括，如图7，接入电路、第一存储器、颜色开关(color key)比较电路和第一输出电路；所述接入电路的一端通过所述第一存储器和所述输出电路连接；接入电路的另一端分别与桌面处理器和信号接收处理器的输出端连接；颜色开关比较电路的一端与第一输出电路连接，另一端与所述接入电路连接；所述串并转换是把接收到的串行数据或差分信号转换成并行数据；

接入电路，用于接收桌面处理器的桌面图像信息及信号接收处理器输出的视频图像；并对接收到的所述视频图像及所述桌面图像信息进行串并转换。具体实施时，可以采用TMDS协议对所述视频图像进行串并转换，同时还可以产生图像传输过程中所需的像素时钟及行、帧同步信号。其中所述桌面图像信息包括所述桌面处理器自身输出的视频图像及所述信号接收处理器输出的视频图像在所述桌面处理器上显示的特定颜色信息。信号接收处理器的视频图像在桌面处理器上开窗显示的区域采用特定颜色显示，即信号接收处理器的视频图像在桌面处理器上显示的窗口区域只显示一种单一的颜色，以便于区分识别。每一个信号接收处理器的视频图像都对应一个特定颜色信息，该特定颜色信息与正常显示的像素编码有明显不同。

第一存储器，在该第一存储器里设置有存储区，用于对所述串并转换后的视频图像及桌面图像信息进行存储。在一具体实施例中可以对所述串并转换后的视频图像分别进行存储，即将桌面处理器的桌面图像信息和信号接收处理器输出的视频图像分别存到各自的存储区里。

颜色开关(color key)比较电路，用于根据所述特定颜色信息，从所述桌面图像信息中获取所述桌面处理器的视频图像和所述信号接收处理器的视频图像在所述桌面处理器上的位置叠加信息。由于信号接收处理器在桌面处理器显示的有特定颜色信息，则可以根据color key比较电路从桌面处理器上显示的特定颜色信息获取桌面处理器的视频图像和信号接收处理器的视频图像在桌面处理器上的位置叠加信息。当桌面处理器和信号接收处理器的视频图像分别存储到各自的存储区时，所述位置叠加信息在一具体实施例中可以包括各个存储区的顺序读取信息，即从各个存储区读取图像信息的先后顺序。在具体实施时，该颜色开关比较电路比较桌面图像信息中的特定颜色信息和信号接收处理器的特定颜色信息是否一致，当比较结果和信号接收处理器的特定颜色信息一致时，输出选通该信号接收处理器的存储区的地址信息，比较结果不一致时输出桌面处理器的存储区的地址信息，该地址选通信息和其它时钟、帧同步读取的地址信息组合成各个存储区的读地址编码信息，根据该读地址编码信息可以从各个存储区里读取当前需要输出的图像信息。

第一输出电路，用于根据所述位置叠加信息从所述第一存储器里选取所需的图像信息并串转换后进行输出。

考虑到根据所述视频图像的单色信息，颜色开关比较电路从所述桌面图像信息中获取所述桌面处理器的视频图像及信号接收处理器的视频图像在桌面处理器上的位置叠加信息，这个过程需要一定的延时，为了同步输出图像信息，所述叠加选择电路还可以包括延时电路，连接在所述颜色开关比较电路和所述第一输出电路之间，如图8，用于设定延时时间，所述第一输出电路在该延时时间之后根据所述位置叠加信息从所述存储器里选取所需的图像信息并串转换后进行输出。可以保证第一输出电路输出的图像信息同步。

其中分割输出电路在一具体实施例中可以包括，如图9，接收电路、第二存储器、存储控制单元、分割单元、同步和时钟信号调整单元和第二输出电路。

所述接收电路用于从所述叠加控制电路接收叠加处理输出后的视频图像、同步和时钟信号；所述第二存储器在所述存储控制单元的控制下接收和存储所述视频图像，所述分割单元从所述第二存储器读取视频图像并将所读取的视频图像分割为若干个图像块，所述图像块的数目等于与所述第二存储器连接的所述第二输出电路的数目；所述时钟信号调整单元用于在所述分割单元分割视频图像的同时调整图像块的同步和时钟信号；每套所述第二输出电路与一个显示单元连接，用于根据调整后的同步和时钟信号将对应的图像块输送给对应的显示单元。

优选地：所述接收电路可以包括串接的图像输入接口和第二串并转换电路，所述图像输入接口用于接收所述叠加选择电路输出的串行视频图像，所述第一串并转换电路用于将所述串行视频图像转换成并行视频图像；所述第二输出电路包括串接的并串转换电路和图像输出接口，所述并串转换电路用于将所述图像块转换成串行图像数据；所述图像输出接口用于连接所述显示单元；该优选方案的附加优点是，包括串并转换电路以及并串转换电路，保证了与现有的显示卡、显示单元的兼容性；同时，并行图像数据更容易进行分割，降低了分割电路的复杂性。

优选地，所述分割输出电路还可以包括刷新率调整单元，如图10，所述刷新率调整单元与所述分割单元连接，用于提高或者降低所述分割单元输出的图像块的刷新率。在该优选方案中，通过提高或者降低刷新率，能够有效地利用各种传输接口的带宽，实现在有限的带宽内输出相对高的分辨率。

可选地，所述分割输出电路还包括分辨率调整单元，如图11，所述分辨率调整单元与所述分割单元连接，用于对所述分割单元分割得到的每个图像块的分辨率进行放大，或者降低所述分割模块分割得到的每个图像块的分辨率以缩小图像。在该优选方案中，可通过分辨率调整单元放大或者缩小各个图像块。

实施例二

如图3，在该实施例中，本发明的拼接显示并行处理系统包括4个分割输出电路、4个叠加选择电路及3个信号接收处理器、1个桌面处理器。桌面处理器也相当于一个处理器，桌面处理器的输出端分别与4个叠加选择电路连接，每个信号接收处理器的输出端分别与4个叠加选择电路连接，4个叠加选择电路和4个分割输出电路一一连接。

每个信号接收处理器及桌面处理器可以安装RGB信号输入采集电路或视频输入采集电路。每个信号接收处理器及桌面处理器都可以插有2块显卡，每个显卡都有2个Dual DVI(双链路DVI)显示输出，合计16个显示输出。为了使四个处理器输出到叠加选择电路的视频图像同步，在该实施例中也包括有4个帧同步控制电路，每个帧同步控制电路连接在对应的叠加选择电路和桌面处理器、信号接收处理器之间，用于检测所述信号接收处理器和所述桌面处理器各自输出的视频图像的帧同步信号，根据检测的该帧同步信号输出控制信号来控制所述信号接收处理器及桌面处理器输出视频图像，以使四个处理器输出显示的视频图像帧同步或相对帧同步，其中每个Dual DVI输出分辨率为2048X1536X60hz，输出频率到达245M像素/s。每台处理器的4个显示输出交叉成4组视频显示信号送到4个叠加选择电路。其中将每个处理器要输出显示的视频图像按图像显示区域分为四部分，可以将图像显示区域分为窗口101、窗口102、窗口103、窗口104，每个处理器的窗口101部分的视频图像都送到叠加选择电路1，每个处理器的窗口102部分的视频图像都送到叠加选择电路2，每个处理器的窗口201部分的视频图像都送到叠加选择电路3，每个处理器的窗口202部分的视频图像都送到叠加选择电路4。每个叠加选择电路对输入4路经过帧同步控制电路进行帧同步控制的视频图像进行叠加选择处理，该图像叠加方法与实施例一相同，在此不赘述。

叠加选择电路输出的叠加处理后的视频图像输出到各自对应的分割输出电路。具体实施例时，分割输出电路可以把1路较高分辨率的显示信号(2048x1536X60hz)分割成4路较低分辨率的显示信号(1024X768X60hz)，然后送到对应的拼接显示墙上的显示单元进行显示。分割输出电路的分割处理方法与实施例一相同，在此不赘述。

本实施例除了可以对外部输入视频信号进行处理外，还可以在以上4台处理器上分别配置2个千兆网口，可以输入网络显示信号(包括网络通信范围内的电脑桌面显示信号和IP视频信号)，同样可以把这些信号进行缩放处理，送到拼接显示墙上的任意一个显示单元或多个显示单元进行显示。

实施例三

该实施例是对实施例二的进一步改进，图4示出了该实施例对实施例二的调整方案，在该实施例中，本发明的拼接显示并行处理系统还包括视频采集电路1和视频采集电路2，其中视频采集电路1的输出端分别与信号接收处理器3和信号接收处理器4的输入端连接，视频采集电路2的输出端分别与信号接收处理器3和信号接收处理器4的输入端连接；所述视频采集电路输入端用于采集视频图像，并将所述采集的视频图像分为两部分，一部分视频图像输出到其中一个信号接收处理器，另外一部分视频图像输出到另外一个信号接收处理器，信号接收处理器分别对接收到的视频图像进行缩放处理。桌面处理器及信号接收处理器1的四个输出端还是分别与四个叠加选择电路连接，不同的是信号处理器3的输出端分别与叠加选择电路1和叠加选择电路2连接，信号处理器4的输出端分别与叠加选择电路3和叠加选择电路4连接。

这样把实施例二中的每个叠加选择电路要接收4路视频图像进行叠加处理，改进为现在每个叠加选择电路只需接收3路视频图像进行叠加处理。由此可见该实施例的优点是可以降低叠加选择电路的处理负担，可以减少了2块显卡，从而也降低了本发明拼接显示并行处理系统成本。而且该实施例可以不需要矩阵切换设备就可以实现把任意输入视频图像信号送到显示墙的任意位置进行显示。

实施例四

该实施例是对实施三的进一步改进，如图5，在该实施例中，本发明拼接显示并行处理系统还包括视频交换矩阵电路，所述视频矩阵交换电路的输出端分别和视频采集电路1的输入端、视频采集电路2的输入端连接，所述视频采集电路1的输出端和信号接收处理器3连接，视频采集电路2的输出端与信号接收处理器4连接；其余连接方式和实施例三相同。

所述视频矩阵交换电路用于将视频图像分为两部分，一部分视频图像输出到其中一个视频采集电路，另外一部分视频图像输出到另外一个视频采集电路。

这样同样可以把实施例二中的每个叠加选择电路要接收4路视频图像进行叠加处理，改进为现在每个叠加选择电路只需接收3路视频图像进行叠加处理。由此可见该实施例的优点也是可以降低叠加选择电路的处理负担，可以减少了2块显卡，从而也降低了本发明拼接显示并行处理系统成本。

实施例五

图6示出了本发明的进一步优化调整方案，该实施例与实施例四的区别是减少一个信号接收处理器，利用视频采集电路1和视频采集电路2可以同时采集8路RGB信号和32路视频信号，视频采集电路1的输出端分别与信号接收处理器1和信号接收处理器2的输入端连接，视频采集电路2的输出端分别与信号接收处理器1和信号接收处理器2的输入端连接，桌面处理器的四个输出端与四个叠加选择电路分别连接，信号接收处理器1的输出端分别与叠加选择电路1和叠加选择电路2连接，信号接收处理器2的输出端分别与叠加选择电路3和叠加选择电路4连接。2个信号接收处理器把经过视频采集电路交错连接的输入视频图像送到一块显卡(每块显卡2个显示输出)进行缩放处理。

由此可见，该实施例把实施例四中的每个叠加选择电路要接收3路视频图像进行叠加处理，改进为现在每个叠加选择电路只需接收2路视频图像进行叠加处理。由此可见该实施例的优点是，进一步的降低了叠加选择电路的处理负担，可以减少了2块显卡，从而也进一步的降低了本发明拼接显示并行处理系统成本。

实施例六

本发明的拼接显示并行处理系统在处理简单的视频图像应用时，还可以省去桌面处理器，在该实施例中，本发明的拼接显示并行处理系统包括至少两个信号接收处理器及至少一个叠加选择电路，至少两个信号接收处理器的输出端和其中一个叠加选择电路的输入端连接；所述信号接收处理器用于接收输入的视频图像，进行显示处理后输出到对应的所述叠加选择电路；同时所述信号接收处理器并发送位置叠加信息到所述叠加选择电路；所述叠加选择电路根据所述位置叠加信息对接收到的所述视频图像进行叠加处理后输出到对应的显示单元进行显示。

进一步地该实施例中的拼接显示并行处理系统还包括至少一个分割输出电路，连接在所述叠加选择电路的输出端和对应的显示单元之间；所述分割输出电路的个数与所述叠加选择电路的个数相等；所述分割输出电路接收所述叠加处理后的视频图像，将接收到的视频图像分割成至少两个图像块之后输出到对应的所述显示单元进行显示。

综上所述，本发明的拼接显示并行处理系统，将传统的拼接显示处理器的接收视频图像并对视频图像进行显示处理(包括开窗、缩放处理和部分叠加)的功能主要由信号接收处理器来完成，将传统的拼接显示处理器产生桌面图像信息的功能由桌面处理器来完成，在需要时，桌面处理器还可以承当对部分输入视频图像进行开窗、缩放处理的任务；将传统的拼接显示处理器对图像进行叠加处理的部分功能通过本发明中的叠加选择电路来实现；这样本发明将传统的拼接显示处理器的处理功能分为各个部分共同完成，各个部分互相不占用紧张的计算机资源，充分保证了桌面处理器、信号接收处理器、叠加选择电路各自的处理能力，能够使得本发明的拼接显示并行处理系统可以高效运行，处理速率比较快、刷新率比较高；且组成该拼接显示并行处理系统的叠加选择电路、信号接收处理器可以根据需要各自设计成专门的电路或芯片；可以对各个部分进行开发、维护和更新换代，从而可以降低了开发成本、维护成本及更新换代的成本。

以上所述，是对本发明拼接显示并行处理器系统的几个具体实施例的详细阐述，在实际应用中，信号接收处理器、分割输出电路、叠加选择电路的个数可以根据需要来设定，分割输出电路也可以根据需要将叠加选择电路输入的叠加图像分割多少块，每块分别送到对应拼接墙上的显示单元进行显示。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (10)

1.一种拼接显示并行处理系统，其特征在于，包括：桌面处理器、至少一个信号接收处理器和至少一个叠加选择电路及至少一个帧同步控制电路；所述桌面处理器的输出端和每个叠加选择电路的输入端连接，每个信号接收处理器的输出端分别与各个叠加选择电路的输入端连接；所述帧同步控制电路的一端与所述信号接收处理器和所述桌面处理器分别连接，另一端与所述叠加选择电路连接；

所述桌面处理器产生桌面图像信息，输出到对应的所述叠加选择电路；所述信号接收处理器用于接收输入的视频图像，进行显示处理后，输出到对应的所述叠加选择电路；

所述叠加选择电路接收所述桌面处理器发送的桌面图像信息，从中提取出位置叠加信息、并根据该位置叠加信息对所述接收到的视频图像进行叠加处理之后输出到对应的显示单元进行显示；

所述帧同步控制电路用于检测所述信号接收处理器和所述桌面处理器各自输出的视频图像的帧同步信号，根据该帧同步信号输出控制信号来控制所述信号接收处理器和桌面处理器输出的视频图像同步。

2.根据权利要求1所述的拼接显示并行处理系统，其特征在于：还包括至少一个分割输出电路，连接在所述叠加选择电路的输出端和对应的显示单元之间；所述分割输出电路的个数与所述叠加选择电路的个数相等；

所述分割输出电路接收所述叠加处理后的视频图像，将接收到的视频图像分割成至少两个图像块之后输出到对应的所述显示单元进行显示。

3.根据权利要求1或2所述的拼接显示并行处理系统，其特征在于：所述桌面处理器还用于接收输入的视频图像，进行显示处理后，输出到对应的所述叠加选择电路。

4.根据权利要求1所述的拼接显示并行处理系统，其特征在于：当所述信号接收处理器为至少两个时，所述拼接显示并行处理系统还包括两个视频采集电路，其中一个视频采集电路的输出端分别与其中两个信号接收处理器的输入端连接，这两个信号接收处理器的输入端还分别和另外一个视频采集电路的输出端连接；且这两个信号接收处理器中的一个信号接收处理器的输出端与至少一个叠加选择电路的输入端连接，另外一个信号接收处理器的输出端与余下的叠加选择电路的输入端连接。

5.根据权利要求1所述的拼接显示并行处理系统，其特征在于：当所述信号接收处理器为至少两个时，所述拼接显示并行处理系统还包括两个视频采集电路和视频交换矩阵电路，所述视频矩阵交换电路的输出端分别和两个视频采集电路的输入端连接，这两个视频采集电路的输出端和对应的两个信号接收处理器的输入端连接；且这两个信号接收处理器中的一个信号接收处理器的输出端与至少一个叠加选择电路的输入端连接，另外一个信号接收处理器的输出端与余下的叠加选择电路的输入端连接。

6.根据权利要求1所述的拼接显示并行处理系统，其特征在于：所述叠加选择电路包括接入电路、第一存储器、颜色开关比较电路和第一输出电路；所述接入电路的一端通过所述第一存储器和所述第一输出电路连接，所述颜色开关比较电路的一端与所述第一输出电路连接，另一端与所述接入电路连接；接入电路的另一端分别与所述桌面处理器和至少一个信号接收处理器的输出端连接；

接入电路，用于接收所述桌面处理器的桌面图像信息及所述信号接收处理器输出的视频图像；并将接收到的视频图像和所述桌面图像信息进行串并转换后输出到所述第一存储器进行存储；所述桌面图像信息包括所述桌面处理器的视频图像及所述信号接收处理器输出的视频图像在所述桌面处理器上的特定颜色信息；

颜色开关比较电路，用于根据所述特定颜色信息从所述桌面图像信息中提取所述桌面处理器输出的视频图像和所述信号接收处理器输出的视频图像中所述桌面处理器上的位置叠加信息，并输出到所述第一输出电路；

第一输出电路，根据所述位置叠加信息从所述第一存储器里选取所需的图像信息并串转换后进行输出。

7.根据权利要求6所述的拼接显示并行处理系统，其特征在于：所述叠加选择电路还包括延时电路，连接在所述颜色开关比较电路和所述第一输出电路之间，用于预先设定延时时间，所述第一输出电路在该预先设定的延时时间之后根据所述位置叠加信息从所述第一存储器里选取所需的图像信息并串转换后进行输出。

8.根据权利要求1所述的拼接显示并行处理系统，其特征在于：所述分割输出电路包括接收电路、第二存储器、存储控制单元、分割单元、同步和时钟信号调整单元和第二输出电路；

所述接收电路用于从所述叠加控制电路接收叠加处理输出后的视频图像、同步和时钟信号；

所述第二存储器在所述存储控制单元的控制下接收和存储所述视频图像，所述分割单元从所述第二存储器读取视频图像并将所读取的视频图像分割为若干个图像块，所述图像块的数目等于与所述第二存储器连接的所述第二输出电路的数目；

所述时钟信号调整单元用于在所述分割单元分割视频图像的同时调整图像块的同步和时钟信号；每套所述第二输出电路与一个显示单元连接，用于根据调整后的同步和时钟信号将对应的图像块输送给对应的显示单元。

9.根据权利要求8所述的拼接显示并行处理系统，其特征在于：所述接收电路包括串接的图像输入接口和第二串并转换电路，所述图像输入接口用于接收所述叠加控制电路输出的串行视频图像，所述第二串并转换电路用于将所述串行视频图像转换成并行视频图像；

所述第二输出电路包括串接的并串转换电路和图像输出接口，所述并串转换电路用于将所述图像块转换成串行视频图像；所述图像输出接口用于连接所述显示单元。

10.根据权利要求9所述的拼接显示并行处理系统，其特征在于：所述输出电路还包括刷新率调整单元或分辨率调整单元，所述刷新率调整单元与所述分割单元连接，用于提高或者降低所述分割单元输出的图像块的刷新率；

所述分辨率调整单元与所述分割单元连接，用于增加所述分割单元分割得到的每个图像块的分辨率以放大图像，或者降低所述分割单元分割得到的每个图像块的分辨率以缩小图像。

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