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CN101268615B - 用于迟滞时序转变检测的方法和装置 - Google Patents

用于迟滞时序转变检测的方法和装置 Download PDF

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CN101268615B CN2006800346785A CN200680034678A CN101268615B CN 101268615 B CN101268615 B CN 101268615B CN 2006800346785 A CN2006800346785 A CN 2006800346785A CN 200680034678 A CN200680034678 A CN 200680034678A CN 101268615 B CN101268615 B CN 101268615B
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Abstract

两个锁存器在时钟信号转变时存储数据信号的状态。比较逻辑比较这两个锁存器的输出并且产生用于表示输出是否相等的信号。描述并声明了使用锁存器和比较逻辑的系统。

Description

用于迟滞时序转变检测的方法和装置
技术领域
本发明的实施例涉及电路时序。更具体地，实施例涉及调整电路时序参数以提高性能并/或避免操作错误。还描述并声明了其它实施例。
背景技术
电子电路经常在一个或多个时钟信号的控制下同步地操作。能够通过提高时钟频率来提高操作速度，直到信号传播和其它延迟相对于时钟时间段变得足够长，以至于在正确的循环中无法再可靠地接收到信号。(操作频率还与功耗、供电电压以及发热相关，所以功率和热效应也可能限制电路能够操作的最大速度。)
由于制造条件、材料性质和其它因素的变化，一些诸如微处理器和数字信号处理器之类的复杂电路在最大时钟频率下表现出显著的器件-器件的可变性。在制造后，通过在最坏条件下以不断增大的时钟频率测试器件，可以对这些器件分级。在测定出器件开始不一致操作的频率后，运用安全系数，并且证明该器件可以在特定的、较低频率下操作。
这种设置最大操作频率的方法十分可靠(给了足够宽的保护带)，但是当器件在比最坏条件好的条件下操作时，这种设置最大操作频率的方法会牺牲性能。此外，静态、制造时的分级无法解释器件特性随时间的自然变化。
发明内容
根据本发明的一个方面，公开了一种用于迟滞时序转变检测的装置，包括：
第一锁存器，用于在时钟信号的转变处保存数据信号的状态；
第二锁存器，用于在所述时钟信号的所述转变处保存所述数据信号的状态；
比较逻辑，用于将所述第一锁存器的第一输出与所述第二锁存器的第二输出比较，并在所述第一和第二输出相等的情况下产生第一信号，而在所述第一和第二输出不相等的情况下产生第二信号，并且在所述第一和第二输出不相等的情况下生成错误信号；以及反馈电路，用于响应于生成的所述错误信号调整处理器的操作。
根据本发明的另一方面，公开了一种用于迟滞时序转变检测的方法，包括：
通过第一锁存器，在时钟信号的转变处保存数据信号的状态；
通过第二锁存器，在所述时钟信号的所述转变处保存所述数据信号的状态；
通过比较逻辑将所述第一锁存器的第一输出与所述第二锁存器的第二输出比较，并在所述第一和第二输出相等的情况下产生第一信号，而在所述第一和第二输出不相等的情况下产生第二信号，并且在所述第一和第二输出不相等的情况下生成错误信号；以及
响应于生成的所述错误信号，通过反馈电路来调整处理器的操作。
附图说明
在附图的图形中，以示例的方式而不是限制的方式示出了本发明的实施例，在附图中，相似的附图标记表示相似的元件。应当注意，本公开中引用的“一个”实施例不一定是相同的实施例，并且这些引用意味着“至少一个”。
图1是示出了与本发明的实施例相关的参数的时序图；
图2是概述了本发明实施例的操作的流程图；
图3是示出了本发明另一实施例的电路示意图；
图4示出了图3中的部件的几种备选实现方式；
图5示出了本发明实施例的三种操作方式的时序图；以及
图6示出了利用本发明的实施例的较大系统。
具体实施方式
当器件在正常操作时(例如，在器件集成到系统的过程中，或者其后当系统由终端用户使用时)，本发明的实施例动态地监控器件的重要时序参数。可以用信号通知迫近的时序故障，并且/或者可以自动调整操作参数，以在实际环境条件下获得改善的性能。
图1示出了透明锁存器100的电路符号，并且还示出了用于说明锁存器操作的一些方面的时序图。尽管CLK输入端135上的时钟信号110处于第一电平(在时间段175期间)，但是存在于D输入端120上的输入信号105的变化在延迟140后传输到Q输出端125(参见输出信号115的时序图轨迹中的转变过程145)。当时钟信号在时间180转变到第二电平时，锁存器对在D输入端120上存在的输入信号105的值进行存储，并且D输入端上的随后转变不会影响Q输出端(注意：在时间段185期间缺少转变过程，如在150所示)。D输入端上的输入信号在时间180的时钟边沿之前必须稳定至少一个短的时间段155(称作“最小建立时间”)。建立时间160比最小建立时间155长，因此在时间段185期间的锁存输出信号是正确的。然而，如果输入信号在建立时间期间不稳定，则锁存器可能无法存储正确的值。这示于时序图的右侧附近：输入信号105在时间190的时钟边沿之前仅稳定了建立时间165。建立时间165比最小建立时间155短，因此输出信号115不能在时间190正确地反映输入信号的值(参见在标记170表示的输出信号115的部分)。这是一个可能发生在下列情况下的不正确操作的例子：在向电路提供过高频率的时钟时，或者当数据信号相对于使锁存器记录它的时钟边沿迟滞到达时。
虽然图1中的时序图指示了锁存器在时钟信号为高时是透明的并且它在时钟的下降沿锁存存在的数据，但是其它锁存器可以在时钟为低时是透明的，并且在上升的时钟沿锁存存在的数据。在一些电路设计中，因为空间、速度或效率的原因，可以优选反相锁存器。其它电路在它们要求数据信号具有最短的建立时间时可以采用类似锁存器的子单元，但是这些子单元不是透明锁存器(例如，边沿触发触发器)。这些备选的锁存器和类似锁存器的电路也可以用于本发明的实施例。
实现本发明实施例的电路可以通过根据图2中的流程图进行操作来检测迫近的时序故障(由不足的建立时间所造成的锁存器故障)。数据信号传送到该信号将被锁存的电路区域(210)。延迟形式的数据信号也变得可以利用(220)。数据信号和延迟的数据信号在时钟信号的边沿锁存在两个锁存器(每个锁存器一个信号)中(240(a)和240(b))。未延迟的信号相对于时钟边沿具有特定的建立时间，而延迟的信号相对于时钟边沿具有较短的第二建立时间。第二建立时间比第一建立时间短了信号延迟的长度。
接下来，比较第一锁存信号和第二锁存信号(250)。如果锁存值相等，则这两个锁存器都能够存储正确的值，所以没有时序错误发生(260)。如果锁存值不相等，则第二锁存器的建立时间可能短于最小建立时间(270)。
比较结果提供了电流电路操作条件离故障多近的指示。如果这两个锁存器都正确地操作，则该电路可以通过例如提高时钟速度而更快地操作。可选地，可以通过降低电路的操作电压来减小其功耗。可以改为调整其它操作参数来获得不同的目的，而不会由于时序冲突而使不正确操作带来重大的危险。
然而，如果第二锁存器不能存储正确的值，则它指示该电路在条件下操作在最大速度附近。第一锁存器具有正确的值，这是因为其建立时间比第二锁存器的建立时间长，但是倾向于减小时序裕度的任何条件变化(例如提高时钟频率、降低操作电压)都可能使电路不正确地操作。该电路实际上还没有失效(第一锁存器包含正确的值)，所以仍然存在一些剩余的时序安全裕度。该裕度可以不比提供给第二锁存器的数据信号中的延迟大。
图3示出了使用本发明的实施例来评估当前时序裕度并检测迟滞的时序转变的实际电路。锁存器325和370可以是诸如参照图1所述的透明锁存器。它们被设置为主-从结构，通常可以在寄存器、高速缓冲存储器、算术逻辑单元(“ALU”)或其它结构中发现该主-从结构。主锁存器325由时钟信号310的一个相控制，而从锁存器370由时钟的另一相控制。用于控制主锁存器325的时钟(
Figure GSB00000151671800041
310)显示为由反相器315在本地生成，但是这两相都可以在电路的其它地方生成，并且通过时钟分配树传递给锁存器。
在
Figure GSB00000151671800042
310的下降沿上，主锁存器325锁存存在于其输入端上的数据，并且在CLK 320随后的下降沿(这里，它对应于
Figure GSB00000151671800043
310随后的上升沿)上，从锁存器370锁存来自主锁存器325的值。
主锁存器325的输出还传送到迟滞时序转变检测器(“LTTD”)锁存器345，其在用于触发主锁存器325的
Figure GSB00000151671800051
的同一下降沿上锁存其输入。因为经过主锁存器325而带来的延迟(指的是图1的标记140)，LTTD锁存器345具有比主锁存器325短的建立时间。在一些实施例中，通过经过延迟结构335而使来自主锁存器325的信号延迟，可以进一步缩短在LTTD锁存器345的建立时间。如果主锁存器325不是透明的或者由于某些其它原因不能引入有用的延迟，则输入数据信号305可以经过延迟结构直接连接到LTTD锁存器345，如在342所示。
简要地参照图4，可以将延迟结构335实现为反相器链410。延迟与链中的反相器的数量成比例。偶数个反相器保持数据信号的方向(sense)，而如果相应地调整其它的逻辑运算，则可以使用奇数个反相器。如果该延迟可调整，则延迟结构335可以提供实施例中另外的控制和灵活性。在其它技术中，通过修改反相级410或负载电容430可以获得可变的延迟。元件440示出了可以如何通过在电路的下拉引脚提供可调整的电流吸收器来修改反相器。例如，电路片段460中的晶体管450允许在模拟电压V的控制下改变反相器时序。通过并联放置多个下拉晶体管可以实现反相器时序的数字控制，如电路片段490中的元件480所示。可以根据四个数字信号B调整480中的反相器的速度，每个数字信号控制晶体管480中的一个。可以选择晶体管480的数量和宽度以允许根据n比特二进制数来控制延迟。还可以通过将多个或更大的负载电容经过可控开关(未示出)附着到输出信号线来构成可调整的延迟结构。
返回图3，利用例如异或(“XOR”)门350来比较主锁存器325和LTTD锁存器345的输出。当锁存器处于相同状态时，XOR门350的输出355为低，而当锁存器处于不同状态时，XOR门350的输出355为高。因此，当数据信号305具有短的、但仍然可接受的建立时间时，信号355为高，同时延迟的数据信号340具有短的并且不可接受的建立时间。通过OR门360可以组合其它LTTD锁存器和它们的对应主锁存器(例如XOR门365)的比较，当一个或多个LTTD锁存器与它们的主锁存器不一致时，OR门360输出信号375。通过将OR门的输出锁存在透明锁存器380中，可以将该输出与时钟同步。来自锁存器380的“1”表示一个或多个LTTD锁存器经历了建立时间故障。
图3中的电路的各种修改对本领域普通技术人员而言是显而易见的。例如，如果使用反相锁存器(由于前述的空间、功率或速度的原因)，则可以替代延迟结构335中的奇数个反相器或异或非(“XNOR”)门来保持所述的逻辑运算。可以使用静态或动态逻辑元件来建立XOR(XNOR)门和OR树。如果利用互补金属氧化物半导体(“CMOS”)工艺实现，则可以使用“domino”门设计。LTTD锁存器也可以从与主锁存器相同的信号(而不是锁存器的输出)接收它的输入，其具有如由虚线342所示的直接插入的延迟。
图5示出了主锁存器和LTTD锁存器的三种可能的时序情况。在第一种情况下，数据信号503和延迟的数据信号504在最小建立时间502之前都是稳定的，所以两个锁存器在时钟转变501处都存储了正确的值。信号在最小建立限制502之前分别在时间513或516处稳定。没有错误被以信号通知。
在情况2下，因为数据信号503相对于时钟边沿501(在此处数据信号要被锁存)迟滞到达，所以延迟的数据信号504最终没能满足最小建立时间。LTTD锁存器将稳定在错误的值，并且错误将被以信号通知。注意，数据503仍然满足最小建立时间(时间522出现在502之前)，但是延迟的数据504在502之后没有稳定，直到时间525。528处的转变晚了，并且使得LTTD锁存器存储了不正确的值。
在情况3下，数据信号503到达的甚至更晚，所以它也不满足最小建立时间。主锁存器和LTTD锁存器两者都将包含不正确的值。由于被所锁存在随后的循环中，因此不能将这种情况与数据信号提早到达相区别。没有错误被以信号通知。
本发明的实施例可以应用在对电路的一个或多个操作参数进行控制的反馈环中，如图6所示。该电路可以是单块器件，例如由多个功能单元组成的CMOS集成电路。图6示出了两个电路610(其例如可以是数字信号处理器(“DSP”))和660(其可以是计算机中央处理单元(“CPU”))。
可以将主-从锁存器或其它触发器(扩充了迟滞时序转变检测器锁存器和类似于图3所示的比较器)放置在单块电路610和660周围的多个物理位置处(例如，在615、620、625、680和692)。插图630显示了扩充的锁存器的一些元件。锁存器和触发器经常出现在被公共时钟控制的组(bank)或阵列中，并且不是该阵列中的所有锁存器都需要像乐队一样协调一致地工作。作为代替，一个LTTD锁存器可以监控被公共时钟控制的一组锁存器的操作，并接收在数据信号源和锁存器输入端之间可能经历相似延迟的数据。
可以通过例如OR门635组合LTTD比较器(“错误”)的输出。如参照图3所述，可以通过将错误信号存储在另一个锁存器(未示出)来将其同步到时钟。该错误信号表示LTTD监控器中的一个或多个用信号通知可能迫近的时序故障。将该错误信号提供给反馈控制电路640，其可以调整诸如操作电压645、衬底体偏置650或时钟频率655之类的电路参数。反馈控制电路可以调整电路参数，以便获得错误信号与无错误信号的预定比值。如果错误信号与无错误信号的目标比值低，则电路将以充裕的安全裕度操作，但是将牺牲一些性能(例如，它将操作得比其本来能够操作得慢，或者它消耗的功率比严格必需的功率多)。如果目标比值高，则电路将以减小的安全裕度操作，但是会增进性能。
反馈环应该逐渐地改变参数，以避免从图5的第一种时序情况(没有错误被以信号通知，大的时序裕度)直接转变到第三种时序情况(没有错误被以信号通知，但是违反了时序裕度)，而没有检测到第二种时序情况中的错误。在一些实施例中，可以使用故障保护复位电路658，以在允许该环恢复优化操作参数之前迫使反馈环到“减缓”的极端条件。
用于控制反馈环的逻辑可以在软件或固件(以及硬件)中实现，其中该固件(以及硬件)可以使用来自LTTD电路的错误信号。这种实现方式可以允许更加灵活地控制系统。例如，软件可以调整操作参数，以在系统利用电源操作时减小功耗，而在可得到足够的功率和冷却时提高性能。另外，还可以指定更加复杂的性能概况(profile)。
软件还可以通过监控多个单独电路的时序错误来协调更广泛的系统操作。例如，CPU 660中的反馈控制电路可以响应来自诸如DSP 610、存储器670和输入/输出设备675等其它系统部件的错误信号以及来自CPU自身内部的LTTD锁存器680的错误信号来调整系统参数685(例如电压、时钟频率)。可以响应来自DSP、CPU、存储器控制器以及主存储器的信号来调整总体系统时钟。可选地，单块器件内的功能单元，例如浮点单元(“FPU”)690可以配备局部反馈控制695和局部参数调整器698，以允许响应来自功能单元内的LTTD锁存器692的错误信号来调整局部操作参数。
本发明的实施例可以是其上存储有指令的机器可读介质，该指令使得处理器按照上面所述执行操作。在其它实施例中，该操作可以由包含硬连线逻辑的专用硬件部件执行。可选地，这些操作还可以由编程的计算机部件和定制的硬件部件的任意组合来执行。
机器可读介质可以包括用于存储或者传输机器(例如计算机)可读形式信息的任何机制，包括但不限于光盘只读存储器(CD-ROM)、只读存储器(ROM)、随机存取存储器(RAM)、可擦写可编程只读存储器(EPROM)、以及通过互联网传输。
主要通过参照具体例子并且就将特定功能分配给某些硬件和/或软件部件，描述了本发明的应用。然而，本领域技术人员应该意识到，利用其它软件和硬件也可以获得基于迟滞时序转变检测的性能增强，所述的其它软件和硬件以不同于这里描述的方式实现了本发明实施例的功能。应该将这些变形和实现方式理解为是可以根据权利要求领会的。

Claims (14)

1.一种用于迟滞时序转变检测的装置，包括：
第一锁存器，用于在时钟信号的转变处保存数据信号的状态；
第二锁存器，用于在所述时钟信号的所述转变处保存所述数据信号的状态；
比较逻辑，用于将所述第一锁存器的第一输出与所述第二锁存器的第二输出比较，并在所述第一和第二输出相等的情况下产生第一信号，而在所述第一和第二输出不相等的情况下产生第二信号，并且在所述第一和第二输出不相等的情况下生成错误信号；以及
反馈电路，用于响应于生成的所述错误信号调整处理器的操作。
2.如权利要求1所述的装置，还包括：
延迟结构，用于延迟所述数据信号到所述第二锁存器。
3.如权利要求2所述的装置，其中所述延迟结构包括可调整的延迟结构，所述可调整的延迟结构被实现为反相器链，其中所述数据信号的延迟与反相器链中反相器的数量成比例。
4.如权利要求1所述的装置，还包括：
第三锁存器，用于保存来自所述比较逻辑的输出值。
5.如权利要求1所述的装置，其中调整操作包括调整涉及该处理器的操作参数，所述操作参数具有下述中的至少一个：
供给所述处理器的操作电压；
施加于所述处理器的衬底体偏置电压；以及
供给所述处理器的时钟频率。
6.如权利要求1所述的装置，其中所述第一锁存器和所述第二锁存器是非反相锁存器。
7.如权利要求1所述的装置，其中所述第一锁存器和所述第二锁存器是反相锁存器。
8.如权利要求1所述的装置，其中，如果所述时钟信号处于第一电平，则所述第一和第二锁存器中的每一个的输出跟踪对应的锁存器的输入，并且如果所述时钟信号从所述第一电平转变到第二电平，则保存存在于该对应的锁存器的输入端上的值。
9.如权利要求1所述的装置，其中所述比较逻辑包括动态逻辑门。
10.如权利要求1所述的装置，其中所述比较逻辑包括静态逻辑门。
11.一种用于迟滞时序转变检测的方法，包括：
通过第一锁存器，在时钟信号的转变处保存数据信号的状态；
通过第二锁存器，在所述时钟信号的所述转变处保存所述数据信号的状态；
通过比较逻辑将所述第一锁存器的第一输出与所述第二锁存器的第二输出比较，并在所述第一和第二输出相等的情况下产生第一信号，而在所述第一和第二输出不相等的情况下产生第二信号，并且在所述第一和第二输出不相等的情况下生成错误信号；以及
响应于生成的所述错误信号，通过反馈电路来调整处理器的操作。
12.如权利要求11所述的方法，还包括通过延迟结构延迟所述数据信号到所述第二锁存器。
13.如权利要求12所述的方法，其中所述延迟结构包括可调整的延迟结构，所述可调整的延迟结构被实现为反相器链，其中所述数据信号的延迟与反相器链中反相器的数量成比例。
14.如权利要求11所述的方法，其中调整操作包括调整涉及该处理器的操作参数，所述操作参数具有下述中的至少一个：
供给所述处理器的操作电压；
施加于所述处理器的衬底体偏置电压；以及
供给所述处理器的时钟频率。
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