CN101203954B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 124
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 13
- 238000009751 slip forming Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 78
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 95
- 238000007796 conventional method Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 241000293849 Cordylanthus Species 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 Metal Oxide Nitride Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明提供一种半导体器件及其制造方法，包括：位线(14)，形成在半导体衬底(10)中；绝缘膜线(18)，设置在位线(14)上，并在位线(14)的长度方向连续延伸；栅极电极(16)，设置在位线(14)间的半导体衬底(10)上；字线(20)，设置在栅极电极(16)上，并朝位线(14)的宽度方向延伸；以及沟槽区(22)，形成在位线(14)间及字线(20)间的半导体衬底中。依据本发明，可提供一种能进行字线(14)间的组件分离并能使存储器单元小型化的半导体器件及其制造方法。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种在位线间及字线间的半导体衬底中具有沟槽区的半导体器件及其制造方法。
背景技术
近年来，已广泛地使用可数据重写的半导体器件的非易失性存储器。在此种非易失性存储器的技术领域中，正发展将存储器单元(memory cell)小型化以获得高存储容量化的技术开发。作为非易失性存储器，有一种具有将电荷蓄积在氧化物/氮化物/氧化物(ONO；Oxide/Nitride/Oxide)膜的金属氧化物氮化物氧化物硅(MONOS；MetalOxide Nitride Oxide Silicon)型或硅氧化物氮化物氧化物硅(SONOS；Silicon Oxide Nitride Oxide Silicon)型这种构造的快闪存储器。当中，为达到使存储器单元小型化的目的，已发展出一种位线埋设在半导体衬底中而兼具源极区域及漏极区域的快闪存储器。
关于上述习知技术(习知技术1)，使用图1及图2来说明。图1为习知技术1的快闪存储器的俯视图。图2为其剖面图，图2A为图1的A-A线的剖面图。图2(b)为图1的B-B线的剖面图。参照图1，位线1 4延伸在图1的纵方向，字线15延伸在位线的宽度方向。
参照图2，作为源极区域及漏极区域的位线14埋设在半导体衬底10中。在半导体衬底10上形成有ONO膜12。在ONO膜12上形成有兼作为栅极电极的字线15。
在位线14间(源极区域及漏极区域间)的字线15(栅极电极)下面的半导体衬底10会成为通道。通过将电荷储存在通道上的ONO膜12中，而具有非易失性存储器的功能。
专利文献1及专利文献2揭示一种在位线14间及字线15间的半导体衬底10设置有沟槽区的半导体器件中，在位线上形成有热氧化硅膜的技术。形成字线时，将位线上的热氧化硅膜作为掩膜(mask)，在半导体衬底形成沟槽凹区。
在专利文件1中，通道上方的栅极电极构造为一层字线(习知技术2)。另一方面，在专利文件2中，通道上方的栅极电极构造为浮栅极(floating gate)、氧化硅膜与控制栅极(字线)(习知技术3)。
专利文献1：日本特开2004-111874号公报
专利文献2：日本特开平05-198778号公报
发明内容
(发明所欲解决的课题)
图3为用以说明习知技术1中的问题的图。图3(a)为习知技术1的快闪存储器的俯视图。图3(b)为图3(a)中B-B线的剖面图。参照图3(a)，在习知技术1中，通过在位线14间施加高电压，并在字线15(栅极电极)下面的通道50中将能量变高的电荷捕捉到ONO膜12中的捕捉层，而把电荷写入至ONO膜12。
然而，在字线15下面的半导体衬底10中的电流，亦如图3(a)中虚线箭头所示，在字线15下面的通道50的两侧流动。如图3(b)所示，通道扩张到字线15下面的通道50的两侧(组件符号52)。因此，如图3(a)所示，电荷不仅被捕捉至字线15下面的ONO膜12中(组件符号54)，亦被捕捉至字线15两侧的ONO膜12中(组件符号54a)。
如此，当电荷被捕捉至字线15两侧的ONO膜12中时，会发生下列问题。首先，在做擦除操作时无法擦除电荷。其次，电荷亦会被捕捉至邻接的字线15下面的ONO膜12中。这些问题将会造成存储器单元误动作。因此，难以将字线15的间隔缩短而使存储器单元小型化。
所以，如习知技术2及3，考虑在位线14间及字线15间的半导体衬底10设置沟槽区。然而，如习知技术2及3所示，在位线上设置热氧化硅膜的构造(LOCOS(Local Oxidation of Silicon；局部硅氧化法)结构)中，会产生鸟嘴效应(bird beak)而难以小型化。此外，在习知技术3中，由于在控制栅极与浮栅极间设置有氧化膜层，而使形成浮栅极、控制栅极与沟槽区的蚀刻制程复杂化。这是由于在形成沟槽区的蚀刻制程期间，会将位线上的氧化膜作为掩膜来使用之故。
本发明的目的是提供一种在字线间将组件分离，而能使存储器单元小型化的半导体器件及其制造方法。
本发明的半导体器件，包括有：位线，形成在半导体衬底中；绝缘膜线，设置在所述位线上，并在所述位线的长度方向连续地延伸；栅极电极，设置在所述位线间的半导体衬底上；字线，设置在所述栅极电极上，并在所述位线的宽度方向延伸；以及沟槽区，形成在所述位线间及所述字线间的所述半导体衬底。依据本发明，由于设置沟槽区，故电流不会流至半导体衬底的字线两侧。如此，电荷不会被捕捉至字线两侧的ONO膜中。因此，能提供一种能缩小字线间隔，而将存储器单元小型化的半导体器件。
本发明的半导体器件可制作成所述绝缘膜线的宽度方向侧面与所述半导体衬底的表面大致垂直。依据本发明，不会产生鸟嘴效应，而可将存储器单元小型化。
本发明的半导体器件可制作成所述绝缘膜线包含有氧化硅膜。依据本发明，能在半导体衬底形成沟槽区时，将加大硅半导体衬底的蚀刻选择比。
本发明的半导体器件可制作成具备有设置在所述沟槽区上的绝缘膜层。依据本发明，能确实地在信道间将组件分离。
本发明的半导体器件可制作成具备有设置在所述沟槽区与所述绝缘膜层间的阻障(barrier)层，所述绝缘膜层包含有氮化硅膜，所述阻障层包含有氧化硅膜。依据本发明，能防止氮化硅膜的应力所造成的剥离等。并且，能防止氮化硅膜中的氢扩散至ONO膜而造成特性劣化。
本发明的半导体器件可制作成在所述半导体衬底的沟槽区形成与位线相对的导电型通道切断区域。依据本发明，能更确实地将信道间的组件分离。
本发明的半导体器件可制作成具备有形成在所述沟槽区侧面的侧壁。依据本发明，由于能确保通道切断区域与通道的距离，故能通过来自P型区域的空乏层来防止通道变窄。
本发明的半导体器件可制作成具备有设置在所述半导体衬底与所述栅极电极间的ONO膜。依据本发明，在具有ONO膜的快闪存储器中，能抑制电荷被捕捉至字线两侧的ONO膜中。
本发明的半导体器件的制造方法，包括有：在半导体衬底中形成位线的步骤；在所述位线上形成，连续形成于所述位线的长度方向的绝缘膜线的步骤；在所述位线间的所述半导体衬底上形成栅极电极的步骤；形成设置连接于所述栅极电极，并在所述位线的宽度方向延伸的字线的步骤；以及在所述位线间及所述字线间的所述半导体衬底形成沟槽区的步骤；其中，形成所述沟槽区的步骤包括有至少将所述绝缘膜线作为掩膜来蚀刻所述半导体衬底的步骤。依据本发明，由于形成沟槽区，故电流不会流至半导体衬底的字线两侧。如此，电荷不会被捕捉至字线两侧的ONO膜中。因此，能提供一种可缩小字线的间隔，而可将存储器单元小型化的半导体器件的制造方法。
本发明的半导体器件的制造方法可为：形成所述位线的步骤包含有，在形成于用以构成所述栅极电极的第一金属层的开口部的所述半导体衬底进行离子注入的步骤；形成所述绝缘膜线的步骤包含有：在所述开口部及所述第一金属层上堆叠绝缘膜线层的步骤以及将所述绝缘膜线层研磨至第一金属层的步骤。依据本发明，能以自动对准(self-alignment)的方式来形成位线与绝缘膜线。因此，能将绝缘膜线连续形成在位线的长度方向。并且，通过将绝缘膜线形成在第一金属层的开口部内，而能将绝缘膜线的侧面与半导体衬底大致垂直。如此，可将存储器单元小型化。
本发明的半导体器件的制造方法可为：形成所述绝缘膜线的步骤包含有以CVD(Chemical Vapor Deposition；化学气相沉积)法来形成氧化硅膜的步骤。依据本发明，不会产生鸟嘴效应，而可将存储器单元进一步小型化。
本发明的半导体器件的制造方法可具有在所述沟槽区上形成绝缘膜层的步骤。依据本发明，可更确实地在信道间将组件分离。
本发明的半导体器件的制造方法可为：还具有在所述沟槽区上形成包含有氧化硅膜层的阻障层的步骤；形成所述绝缘膜层的步骤包含有在所述阻障层上形成氮化硅膜层的步骤。依据本发明，能防止氮化硅膜的应力所造成的剥离等。并且，能防止氮化硅膜中的氢扩散至ONO膜而导致特性劣化。
本发明的半导体器件的制造方法可具有在所述绝缘膜层间的所述绝缘膜线形成连接至所述位线的按触孔的步骤。依据本发明，能在形成接触孔时，针对绝缘膜层选择性地蚀刻绝缘膜线。如此，无须确保在位线与接触孔的曝光时的位置余裕，而能将存储器单元小型化。
本发明的半导体器件的制造方法可具有在所述半导体衬底的所述沟槽区形成与所述位线相对的导电型的通道切断区域的步骤。依据本发明，能更确实地进行信道间的组件分离。
本发明的半导体器件的制造方法可为：形成所述通道切断区域的步骤包含有将所述绝缘膜线与所述字线作为掩模来进行将离子注入至所述沟槽区的步骤。依据本发明，能以与沟槽区自动对准的方式来形成信道切断区域。并且，无须考虑曝光时的位置偏差，而能将存储器单元小型化。
本发明的半导体器件的制造方法可为：具有在所述沟槽区的侧部形成侧壁的步骤；形成所述通道切断区域的步骤包含有将所述绝缘膜线、所述字线、以及所述侧壁作为掩模来进行将离子注入至所述沟槽区的步骤。依据本发明，由于能确保通道切断区域与通道的距离，故能通过来自P型区域的空乏层来防止通道变窄。并且，能以与沟槽区自动对准的方式来形成信道切断区域。因此，能减少制造步骤。并且，无须考虑曝光时的位置偏差，而能将存储器单元小型化。
本发明的半导体器件的制造方法可为：具有在所述半导体衬底上形成ONO膜的步骤；形成所述栅极电极的步骤，亦即为在所述ONO膜上形成栅极电极的步骤。依据本发明，在具有ONO膜的快闪存储器中，能抑制电荷被捕捉至字线两侧的ONO膜中。
(发明的效果)
依据本发明，可提供一种将字线间的组件分离，而可将存储器单元小型化的半导体器件及其制造方法。
附图说明
图1为习知技术1的快闪存储器的存储器单元的俯视图。
图2为习知技术1的快闪存储器的存储器单元的剖面图，图2(b)为图1中的A-A线的剖面图，图2(b)为图1中的B-B线的剖面图。
图3为用以说明习知技术的课题的图，图3(a)为快闪存储器的存储器单元的俯视图，图3(b)为图3(a)中B-B线的剖面图。
图4为本发明第一实施例的快闪存储器的存储器单元的俯视图。
图5为本发明第一实施例的快闪存储器的存储器单元的剖面图，图5(a)为图4中A-A线的剖面图，图5(b)为图4中B-B线的剖面图，图5(c)为图4中C-C线的剖面图。
图6为本发明第一实施例的快闪存储器的存储器单元的剖面图，图6(a)为图4中D-D线的剖面图，图6(b)为图4中E-E线的剖面图。
图7为显示本发明第一实施例的快闪存储器的制造方法的第一剖面图，图7(a)为图4中A-A线的剖面图，图7(b)为图4中B-B线的剖面图，图7为图4中D-D线的剖面图。
图8为本发明第一实施例的快闪存储器的制造方法的第二剖面图，图8(a)为图4中A-A线的剖面图，图8(b)为图4中B-B线的剖面图，图8(c)为图4中D-D线的剖面图。
图9为显示本发明第一实施例的快闪存储器的制造方法的第三剖面图，图9(a)为图4中A-A线的剖面图，图9(b)为图4中B-B线的剖面图，图9(c)为图4中D-D线的剖面图。
图10为显示本发明第一实施例的快闪存储器的制造方法的第四剖面图，图10(a)为图4中A-A线的剖面图，图10(b)为图4中B-B线的剖面图，图10(c)为图4中D-D线的剖面图。
图11为显示本发明第一实施例的快闪存储器的制造方法的第五剖面图，图11(a)为图4中A-A线的剖面图，图11(b)为图4中B-B线的剖面图，图11(c)为图4中D-D线的剖面图。
图12为显示本发明第一实施例的快闪存储器的制造方法的第六剖面图，图12(a)、(b)、(c)为图4中C-C线的剖面图。
图13为显示本发明第二实施例的快闪存储器的制造方法的第一剖面图，图13(a)为图4中A-A线的剖面图，图13(b)为图4中D-D线的剖面图。
图14为显示本发明第二实施例的快闪存储器的制造方法的第二剖面图，图14(a)为图4中A-A线的剖面图，图14(b)为图4中D-D线的剖面图。
图15为显示本发明第二实施例的快闪存储器的制造方法的第三剖面图，图15(a)为图4中A-A线的剖面图，图15(b)为图4中D-D线的剖面图。
图16为显示本发明第三实施例的快闪存储器的制造方法的第一剖面图，图16(a)为图4中A-A线的剖面图，图16(b)为图4中D-D线的剖面图。
图17为显示本发明第三实施例的快闪存储器的制造方法的第二剖面图，图17(a)为图4中A-A线的剖面图，图17(b)为图4中D-D线的剖面图。
图18为显示本发明第四实施例的快闪存储器的制造方法的第一剖面图，图18(a)为图4中A-A线的剖面图，图18(b)为图4中D-D线的剖面图。
图19为显示本发明第四实施例的快闪存储器的制造方法的第二剖面图，图19(a)为图4中A-A线的剖面图，图19(b)为图4中D-D线的剖面图。
符号说明
10衬底 12 ONO膜
14位线 15、20字线
16栅极电极 16a、20a金属层
18绝缘膜线 22沟槽区
24绝缘膜层 26阻障层
28侧壁 30层间绝缘膜
32接触孔 34充填金属
36配线层 38保护膜
40通道切断区域 44、46光阻
48开口部 50、52通道
54、54a电荷
具体实施方式
以下，参照图式说明本发明的实施例。
第一实施例
图4为本发明第一实施例的快闪存储器的俯视图(保护膜、配线层及层间绝缘膜皆未图示)。图5(a)为图4中A-A线所的剖面图。图5(b)为图4中B-B线的剖面图。图5(c)为图4中C-C线的剖面图。图6(a)为图4中D-D线的剖面图。图6(b)为图4中E-E线的剖面图。参照图4，图4中有位线14与绝缘膜线18。位线14埋设形成在P型硅半导体衬底10(或埋设形成在半导体衬底的P型区域中)中。绝缘膜线18在位线14的长度方向连续形成，并延伸在图4的纵向方向。并且，图4虽未显示配线层，但配线层36在位线14上朝着位线14的长度方向延伸。
字线20在位线的宽度方向延伸。每隔多条字线20形成有接触孔。接触孔内埋入有充填金属(plug metal)34，并与位线14及配线层36连接。由于位线14是由扩散层所形成，故电阻大。因此，存储器单元的写入与擦除的特性会劣化。为了防止特性劣化，故将位线14隔着多条字线20，连接至低电阻的配线层36。
参照图5(a)，说明字线20长度方向的字线20间的剖面。在位线14间的半导体衬底10形成沟槽区22，并在沟槽区22上设有氮化硅膜以作为绝缘膜层24。位线14是埋入在半导体衬底10中。在位线14上设置行氧化硅膜以作为绝缘膜线18。在绝缘膜线18与绝缘膜层24上设置有层间绝缘膜30。在层间绝缘膜30上且为位线14上，设置有配线层36。在配线层36上有保护膜38。
参照图5(b)，说明字线20长度方向上的字线20的剖面。未在位线14间的半导体衬底10中设置沟槽区22，而在半导体衬底10中形成通道。在位线14间的半导体衬底10上设置ONO膜12。在ONO膜12上的绝缘膜线18间设置有栅极电极16。形成在半导体衬底10中的位线14是作为源极区域及漏极区域来作用。在位线14上设置有绝缘膜线18。在绝缘膜线18与栅极电极16上设置有字线20。如此，连接栅极电极16与字线20。在字线20上设置有层间绝缘膜30，层间绝缘膜30上的配置与图5(a)相同。
参照图5(c)，说明跨越字线20长度方向的接触孔32的剖面。位线14间的配置与图5(a)相同，故省略其说明。在位线14上形成接触孔32，并在接触孔32内埋入充填金属34。在充填金属34上设置行配线层36，通过接触孔而使位线14与配线层36连接。
参照图6(a)，说明位线14长度方向上的位线14间的剖面。沟槽区22形成在半导体衬底10的字线20间，并在沟槽区22上形成绝缘膜层24。字线20下面未形成有沟槽区22，而是在半导体衬底10中形成通道。半导体衬底10上设置有ONO膜12，ONO膜12上设置有栅极电极16，栅极电极16上设置有字线20。在字线20与绝缘膜层24上设置有层间绝缘膜30，在层间绝缘膜30上设置有保护膜38。
参照图6(b)，说明位线14长度方向上的位线14的剖面。位线14埋设在半导体衬底10。在位线14上连续形成绝缘膜线18。在绝缘膜线18上设置有字线20。在字线20与绝缘膜线18上设置有层间绝缘膜30。在层间绝缘膜30上设置有配线层36，在配线层36上设置有保护膜38。位线14与配线层36隔着多条字线20，通过形成在绝缘膜线18与层间绝缘膜30的接触孔32而相连接。接触孔32内埋入有充填金属34。
在第一实施例的快闪存储器中，具备有在半导体衬底10的位线14间及字线20间所形成的沟槽区22。如此，电流不会如习知技术1在半导体衬底10的字线20两侧流动，故电荷不会被捕捉至字线20两侧的ONO膜12中。因此，能缩小字线20的间隔，而能将存储器单元小型化。
如习知技术2，当字线为一层时，很难将绝缘膜线18作成大致垂直的形状。这是因为字线20变的不容易埋入绝缘膜线18之间的缘故。所以，如第一实施例所示，在绝缘膜线18间设置行栅极电极16，并在绝缘膜线18与栅极电极16上设置有字线20且彼此相接触。如此，能解决习知技术2的问题。并且，栅极电极16与字线20亦彼此相接触。如此，如后述的制造方法的说明，不用如习知技术3在形成沟槽区22时需要复杂的蚀刻制程。
如习知技术2与习知技术3，当以热氧化膜形成绝缘膜线时，绝缘膜线18的侧面会变成斜面，且由于鸟嘴效应导致通道宽度变窄，而难以将存储器单元小型化。所以较佳为将绝缘膜线18宽度方向的侧面作成大致垂直于半导体衬底10的表面。所谓「大致垂直」是表示与形成LOCOS构造的热氧化硅膜相比，绝缘膜线18宽度方向的侧面是垂直形成。如此，不会产生鸟嘴效应，故能将存储器单元小型化。
此外，绝缘膜线18只要为具有绝缘性质者即可，然而较佳为如同第一实施例，绝缘膜线18包含有氧化硅膜。如此，在形成沟槽区22时，能将硅半导体衬底10的蚀刻选择比设大。
并且，如同第一实施例，较佳为在沟槽区22上设置有绝缘膜层24。如此，能确实地将通道间予以绝缘。并且，如同第一实施例，绝缘膜线18由氧化硅膜制成，绝缘膜层24由氮化硅膜制成，故相对于氮化硅膜，能选择性地蚀刻氧化硅膜。如此，无须确保位线14与接触孔曝光时的位置余裕，故能将存储器单元小型化。
并且，在半导体衬底10与栅极电极16间设置有ONO膜12。如此，在具有ONO膜12的快闪存储器中，能抑制电荷被捕捉至字线20两侧的ONO膜12中。
接着，参照图7至图12，说明第一实施例的快闪存储器的制造方法。图7至图11中各图的图(a)相当于图4中A-A线的剖面图，各图的图(b)相当于图4中B-B线的剖面图，各图的图(b)相当于图4中D-D线的剖面图。图12相当于图4中C-C线的剖面图。
参照图7，在P型硅半导体衬底10上(或半导体衬底内的P型区域)，以热氧化法形成隧道氧化膜(氧化硅膜)、以CVD法形成捕捉层(氮化硅膜)与顶部氧化膜(氧化硅膜)以作为ONO膜12。在ONO膜12上形成多晶硅膜以作为用以构成栅极电极16的第一金属层16a。在第一金属层16a上，形成在用以形成位线14读区中具有开口部的光阻44。将光阻44作为掩膜来蚀刻第一金属层16a与ONO膜12以形成开口部48。如此，如图7(a)及(b)所示，在用以形成位线14与绝缘膜线18的区域形成开口部48。如图7(c)所示，第一金属层16a连续地设置在形成位线14的区域。开口部48的侧面形成为大致垂直于半导体衬底10的表面。第一一金属层16a的厚度为100nm(奈米)，开口部48的宽度(亦即位线宽度)为70nm，位线的间隔距离为160nm。
参照图8，将光阻44作为掩膜，将例如砷予以离子注入至半导体衬底10中，然后将光阻44移除。接着进行热处理，在半导体衬底10中形成N型位线14。使用高密度电浆型的CVD设备，在开口部48与第一金属层16a上堆叠厚度约1 80nm的氧化硅膜层，以便埋入在开口部48中。由于使用高密度电浆型的CVD设备，故能确实地将氧化硅膜18埋入在纵横比(aspect ratio)为2.7的大开口部48中。使用化学机械研磨(CMP；chemical mechanical polishing)法将氧化硅膜层研磨达至第一金属层16a。如此，在位线14上形成埋入在开口部48中的绝缘膜线18。此时，第一金属层16a的厚度约90nm。
如此，位线14与绝缘膜线18能以自动对准的方式形成。因此，能在位线14的长度方向上连续地形成绝缘膜线18。此外，通过在开口部48中形成绝缘膜线18，而能将绝缘膜线18的侧面形成为大致垂直于半导体衬底10。如此，能将存储器单元小型化。并且，由于以CVD法来形成绝缘膜线，故不会产生鸟嘴效应而能将存储器单元进一步小型化。
参照图9，使用多晶硅膜在绝缘膜线18与第一金属层16a上形成用以构成字线20的第二金属层20a。除了用以形成字线20的区域外，在第二金属层20a上形成具有开口部的光阻46。如图9(a)所示，光阻46未形成在相当于字线20间的区域。如图9(b)所示，光阻46形成在字线20的形成区中。在此，第二金属层20a的厚度(亦即字线膜厚)为100nm，字线宽度为75nm，字线的间隔为75nm。
参照图10，将光阻46作为掩膜来蚀刻第二金属层20a、第一金属层16a与ONO膜12。然后在位线14间及字线20间的半导体衬底10中形成深度40nm的沟槽区22。此时，如图10(a)所示，在字线20间的区域中，蚀刻第二金属层20a与位线14间的第一金属层16a。然后，在半导体衬底10的位线14间形成沟槽区22。在位线14上设置有绝缘膜线18。绝缘膜线18由氧化硅膜制成。因此，通过选择性地蚀刻由相对于氧化硅膜的多晶硅膜等所构成的第二金属层20a与第一金属层16a，而能保留绝缘膜线18。如此，在半导体衬底10中形成沟槽区22时，能防止位线14被蚀刻。
如图10(b)所示，用以形成字线20的区域保留有第一金属层16a与第二金属层20a而成为栅极电极16与字线20。因此，在位线14间的半导体衬底10上面形成栅极电极16，且形成与栅极电极16接触并延伸在位线14的宽度方向的字线20。并且，在位线14间及字线20间的半导体衬底10中形成沟槽区22。并且，至少使用绝缘膜线18作为掩膜来蚀刻半导体衬底10，而形成沟槽区22。
如习知技术3中所示，在第一金属层16a与第二金属层20a间设置有氧化硅膜的情况下，在第二金属层20a蚀刻后，蚀刻制程会停止在氧化硅膜，或会花时间在蚀刻制程上。所以，必须以不同条件来进行氧化硅膜的蚀刻，且必须蚀刻第一金属层16a。在第一实施例中，通过在栅极电极16上设置有字线20，亦即，通过在第一金属层16a上设置有第二金属层20a，而能连续蚀刻至ONO膜12，不必使用上述复杂的蚀刻制程。
如上所述，通过形成在第一金属层16a的开口部48，位线14与绝缘膜线18会以自动对准的方式来形成。并且，在位线14与绝缘膜线18上形成第二金属层20a。接着，使用相同的掩膜来进行蚀刻，以形成字线20、栅极电极16与沟槽区22。如此，能使字线20、栅极电极16与沟槽区22以自动对准的方式来形成。因此，能减少制程步骤。并且，无须考虑曝光时的位置偏差，而能将存储器单元小型化。
参照图11，使用CVD法或高密度电浆型的CVD设备，在沟槽区22上形成厚度为100nm的氮化硅膜作为绝缘膜层24，以填入在沟槽区22中。接着，蚀刻整个表面或用CMP研磨整个表面，藉此埋入绝缘膜层24。透过绝缘膜层24，能更确实地在字线20下面的信道间将组件分离。
接着，参照图12，说明用以形成接触孔32的区域。图12(a)为与图11(a)相同构成的剖面。在形成接触孔前，会变成与相当于图4中A-A线剖面的图11(a)相同构成的剖面。参照图12(b)，使用CVD法在绝缘膜层24与绝缘膜线18上形成例如硼磷硅玻璃(Boro-PhosphoSilicated Glass；BPSG)等的氧化硅膜以作为层间绝缘膜30。将光阻作为掩膜来蚀刻层间绝缘膜30及绝缘膜层24间的绝缘膜线18，以形成与位线14相连接的接触孔32。
层间绝缘膜30与绝缘膜线18为氧化硅膜，绝缘膜层24为氮化硅膜。因此，能针对氮化硅膜选择性地蚀刻氧化硅膜。如此，即使光阻中用以形成接触孔32的开口部偏离位线14，接触孔32亦不会偏离位线14。若接触孔32偏离位线14时，在位线1 4与半导体衬底10间会流动接面电流。第一实施例能防止这种情形。如此，无须确保位线14与接触孔曝光时的位置余裕，而能将存储器单元小型化。
参照图12(c)，在接触孔32中埋入例如Ti/WN与W或Ti/TiN与W的金属，以形成充填金属34。接着，形成配线层36与保护膜38，完成第一实施例的快闪存储器。
第二实施例
第二实施例为在绝缘膜层24底部与侧部设置有阻障层的例子。图13至图15为显示本发明第二实施例的快闪存储器制造方法。各图的图(a)相当于图4中A-A线的剖面图，各图的图(b)相当于图4中D-D线的剖面图。在图13中，与第一实施例相同，进行到图10的制造步骤。与第一实施例相同的构成要素附有相同的符号，并省略其说明。参照图14，使用CVD法在沟槽区22上面与侧面、ONO膜12、绝缘膜线18、栅极电极16与字线20的侧面形成包含有氧化膜层的阻障层26。阻障层26的厚度为30nm。使用CVD法或高密度电浆型的CVD设备，在阻障层26上形成氮化硅膜层以作为绝缘膜层24。然后，通过蚀刻整个表面或使用CMP法研磨整个表面，而埋入绝缘膜层24与阻障层26。接着，进行与第一实施例的图12的相同步骤，完成第二实施例的快闪存储器。
本发明的第二实施例能获得与第一实施例相同的效果。并且，第二实施例的快闪存储器具备有(包括)氧化硅膜的阻障层26，该阻障层26设置在沟槽区22与由(包括)氮化硅膜的绝缘膜层24间。如此，能防止因为氮化硅膜的应力所造成的剥离等。并且，能进一步防止氮化硅膜中的氢扩散至ONO膜12而导致特性劣化。为避免氮化硅膜剥离，阻障层26较佳为至少形成在沟槽区22。以作为ONO膜12的阻障为目的时，阻障层26较佳为至少形成在ONO膜12的侧面。
第三实施例
本发明的第三实施例为在沟槽区22中设置有通道切断区域40的例子。图16及图17为显示本发明第三实施例的快闪存储器的制造方法。各图的图(a)相当于图4中A-A线的剖面图。各图的图(b)相当于图4中D-D线的剖面图。参照图16，首先，与第一实施例相同，进行至图10的制造步骤。与第一实施例相同的构成要素附有相同的符号，并省略其说明。接着，将绝缘膜线18与字线20作为掩膜，将例如硼予以离子注入至沟槽区22的半导体衬底10中，以形成P型(与位线14相反的导电型)的通道切断区域40。离子注入为例如以65keV的注入能量及1E13cm-3的剂量来进行。
参照图17，与第一实施例的图11相同，在沟槽区22上形成作为绝缘膜层24的氮化硅膜。然后，进行与第一实施例的图12相同的步骤，完成第三实施例的快闪存储器。
第三实施例的快闪存储器能获得与第一实施例相同的效果。并且，由于第三实施例的快闪存储器在沟槽区22具有P型的通道切断区域40，故能更确实地在字线20下面的信道间将组件分离。再者，由于将绝缘膜线18与字线20作为掩膜来形成通道切断区域40，故能以自动对准的方式来形成信道切断区域40与沟槽区22。并且，无须考虑曝光时的位置偏差，而能将存储器单元小型化。
第四实施例
本发明的第四实施例为在沟槽区22的侧而形成侧壁28，并设置有通道切断区域40的例子。图18及图19为显示本发明第四实施例的快闪存储器的制造方法。各图的图(a)相当于图4中A-A线的剖面图。各图的图(b)相当于图4中D-D线的剖面图。参照图18，首先，与第一实施例相同，进行至图10的制造步骤。与第一实施例相同的构成要素附有相同的符号，并省略其说明。接着，使用侧壁(side wall)法在沟槽区22侧面形成侧壁28。侧壁28的宽度为例如15nm。侧壁28例如由氧化硅膜或氮化硅膜所形成。将绝缘膜线18、字线20与侧壁28作为掩膜，并使用与第三实施例相同的条件，将例如硼予以离子注入至半导体衬底10中。然后，进行热处理。以此方式形成P型(与位线14相反的导电型)的通道切断区域40。
参照图19，与第一实施例的图11相同，在沟槽区22中形成氮化硅膜作为绝缘膜层24。然后，进行与第一实施例的图12相同的步骤，完成第四实施例的快闪存储器。
第四实施例的快闪存储器能获得与第三实施例相同的效果。并且，由于第四实施例的快闪存储器能确保通道切断区域40与通道的距离，故能通过来自P型区域的空乏层来防止通道变窄。再者，由于将绝缘膜线18、字线20与侧壁28作为掩膜来形成通道切断区域40，故能以自动对准方式来形成信道切断区域40与沟槽区22。因此，能减少制程步骤。并且，无须考虑曝光时的位置偏差，而能将存储器单元小型化。
此外，如同第二实施例，亦可在具有阻障层26的快闪存储器中设置第三或第四实施例的通道切断区域40。
以上，虽已说明本发明的较佳实施例，但本发明并未限定于实施例，在权利要求中所记载的本发明的精神范围内，可进行各种的变形与变更。
Claims (18)
1. 一种半导体器件，其特征在于，包括：
位线，形成在半导体衬底中；
绝缘膜线，设置在所述位线上，并在所述位线的长度方向连续地延伸；
栅极电极，设置在所述位线间的所述半导体衬底上；
字线，设置连接在所述栅极电极上，并在所述位线的宽度方向延伸；以及
沟槽区，形成在所述位线间及所述字线间的所述半导体衬底。
2. 如权利要求1所述的半导体器件，其特征在于，所述绝缘膜线的宽度方向的侧面大致垂直于所述半导体衬底的表面。
3. 如权利要求1或2所述的半导体器件，其特征在于，所述绝缘膜线包括氧化硅膜。
4. 如权利要求1至3中任一项所述的半导体器件，其特征在于，还包括设置在所述沟槽区上的绝缘膜层。
5. 如权利要求4所述的半导体器件，其特征在于，还包括设置在所述沟槽区与所述绝缘膜层间的阻障层；
所述绝缘膜层包括氮化硅膜，所述阻障层包括氧化硅膜。
6. 如权利要求1至5中任一项所述的半导体器件，其特征在于，在所述沟槽区的所述半导体衬底中形成与位线为相反的导电型的通道切断区域。
7. 如权利要求6所述的半导体器件，其特征在于，还包括形成在所述沟槽区的侧面的侧壁。
8. 如权利要求1至7中任一项所述的半导体器件，其特征在于，还包括设置在所述半导体衬底与所述栅极电极之间的ONO膜。
9. 一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底中形成位线的步骤；
在所述位线上形成，连续形成于所述位线的长度方向的绝缘膜线的步骤；
在所述位线间的所述半导体衬底上形成栅极电极的步骤；
形成设置连接于所述栅极电极，并在所述位线的宽度方向延伸的字线的步骤；以及
在所述位线间及所述字线间的所述半导体衬底形成沟槽区的步骤；其中，
形成所述沟槽区的步骤至少包括有，将所述绝缘膜线作为掩膜来蚀刻所述半导体衬底的步骤。
10. 如权利要求9所述的半导体器件的制造方法，其特征在于，
形成所述位线的步骤还包含有，在形成于用以构成所述栅极电极的第一金属层的开口部的所述半导体衬底进行离子注入的步骤；
形成所述绝缘膜线的步骤还包含有：在所述开口部及所述第一金属层上堆叠绝缘膜线层的步骤以及将所述绝缘膜线层研磨至所述第一金属层的步骤。
11. 如权利要求9或10所述的半导体器件的制造方法，其特征在于，形成所述绝缘膜线的步骤还包括使用CVD法形成氧化硅膜的步骤。
12. 如权利要求9至11中任一项所述的半导体器件的制造方法，其特征在于，还包括在所述沟槽区上形成绝缘膜层的步骤。
13. 如权利要求12所述的半导体器件的制造方法，其特征在于，还包括在所述沟槽区上形成包含有氧化硅膜层的阻障层的步骤；
形成所述绝缘膜层的步骤还包括在所述阻障层上形成氮化硅膜层的步骤。
14. 如权利要求12或13所述的半导体器件的制造方法，其特征在于，还包括在所述绝缘膜层间的所述绝缘膜线中形成连接所述位线的接触孔的步骤。
15. 如权利要求9至14中任一项所述的半导体器件的制造方法，其特征在于，还包括在所述沟槽区的所述半导体衬底中形成与所述位线相反的导电型的通道切断区域的步骤。
16. 如权利要求15所述的半导体器件的制造方法，其特征在于，形成所述通道切断区域的步骤还包括将所述绝缘膜线与所述字线作为掩膜而将离子注入至所述沟槽区的步骤。
17. 如权利要求15所述的半导体器件的制造方法，其特征在于，还包括在所述沟槽区的侧部形成侧壁的步骤；
形成所述通道切断区域的步骤还包括将所述绝缘膜线、所述字线与所述侧壁作为掩膜而将离子注入至所述沟槽区的步骤。
18. 如权利要求9至17中任一项所述的半导体器件的制造方法，其特征在于，还包括在所述半导体衬底上形成ONO膜的步骤；
形成所述栅极电极的步骤是在所述ONO膜上形成所述栅极电极的步骤。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/011814 WO2007000808A1 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101203954A CN101203954A (zh) | 2008-06-18 |
| CN101203954B true CN101203954B (zh) | 2011-09-28 |
Family
ID=37567137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005800501536A Expired - Fee Related CN101203954B (zh) | 2005-06-28 | 2005-06-28 | 半导体器件及其制造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US7880218B2 (zh) |
| EP (1) | EP1898460B1 (zh) |
| JP (1) | JPWO2007000808A1 (zh) |
| KR (1) | KR100952718B1 (zh) |
| CN (1) | CN101203954B (zh) |
| TW (1) | TW200707647A (zh) |
| WO (1) | WO2007000808A1 (zh) |
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-
2005
- 2005-06-28 KR KR1020077030628A patent/KR100952718B1/ko not_active IP Right Cessation
- 2005-06-28 WO PCT/JP2005/011814 patent/WO2007000808A1/ja not_active Application Discontinuation
- 2005-06-28 JP JP2007523257A patent/JPWO2007000808A1/ja active Pending
- 2005-06-28 CN CN2005800501536A patent/CN101203954B/zh not_active Expired - Fee Related
- 2005-06-28 EP EP05765395A patent/EP1898460B1/en not_active Ceased
-
2006
- 2006-06-28 US US11/478,537 patent/US7880218B2/en active Active
- 2006-06-28 TW TW095123469A patent/TW200707647A/zh unknown
-
2010
- 2010-12-21 US US12/974,754 patent/US8530307B2/en active Active
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| JP特开2000-286349A 2000.10.13 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1898460A1 (en) | 2008-03-12 |
| EP1898460A4 (en) | 2008-09-10 |
| US7880218B2 (en) | 2011-02-01 |
| CN101203954A (zh) | 2008-06-18 |
| WO2007000808A1 (ja) | 2007-01-04 |
| US8530307B2 (en) | 2013-09-10 |
| KR20080013001A (ko) | 2008-02-12 |
| TW200707647A (en) | 2007-02-16 |
| JPWO2007000808A1 (ja) | 2009-01-22 |
| EP1898460B1 (en) | 2012-01-04 |
| US20120070951A1 (en) | 2012-03-22 |
| US20060291262A1 (en) | 2006-12-28 |
| KR100952718B1 (ko) | 2010-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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