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CN101197260B - 半导体衬底制备方法和外延方法 - Google Patents

半导体衬底制备方法和外延方法 Download PDF

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CN101197260B
CN101197260B CN2007101737091A CN200710173709A CN101197260B CN 101197260 B CN101197260 B CN 101197260B CN 2007101737091 A CN2007101737091 A CN 2007101737091A CN 200710173709 A CN200710173709 A CN 200710173709A CN 101197260 B CN101197260 B CN 101197260B
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魏星
张苗
王曦
林成鲁
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Shanghai Simgui Technology Co Ltd
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Shanghai Simgui Technology Co Ltd
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Abstract

本发明涉及一种半导体衬底，包含了位于顶层的覆盖层和位于覆盖层下方的孔洞层，以及位于孔洞层下方的支撑层。采用离子注入和阳极氧化两种方法来制备这种特殊结构的半导体衬底。同时还公开了采用这种半导体衬底来制作广义键合减薄绝缘体上的硅材料的方法；以及将该半导体衬底用于材料外延作为外延衬底的方法。与现有技术相比，本发明的优在于该半导体衬底中的孔洞层能够帮助释放层间应力，获得完美的单晶材料。

Description

半导体衬底制备方法和外延方法
技术领域
本发明属于微电子与固体电子学、硅基集成光电子器件材料的制造领域。
背景技术
绝缘体上的硅(即SOI-silicon on insulator)具有高速、低功率、抗辐照等优点，在航空航天、军工电子、便携式通讯、汽车电子等方面具有重要的应用前景，被认为是二十一世纪的硅集成电路技术，倍受人们的重视(J.P.Colinge，Silicon onInsulator Technology，Material to VLSI，Kulwer Academic Publication 1991)。随着汽车电子集成电路、音频功率放大集成电路、照明等的发展，对功率器件的需求越来越广泛，SOI衬底因其具有良好的绝缘性能，使其在功率器件领域的应用前景尤其倍受关注(F.Urea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，SOI Power Device，Electronics and Communication Engineering Journal，Feb.2000，Volume 12，p27)。
目前厚膜SOI材料的制作技术主要键合减薄技术以及键合减薄技术所衍生出的智能剥离即
Figure G2007101737091D00011
技术(G.K.Celler，Sorin Cristoloveanu，Frontiers ofsilicon-on-insulator，Journal of Applied Physics，vol.93，pp.4955，2003)。
传统的键合减薄工艺就是将一片表面带有热氧化层的硅片与一片光片键合，然后在1100℃高温下加固，并将硅片背面减薄至需要的厚度。由于二氧化硅和硅之间热膨胀系数的差异，在键合减薄SOI制作工艺中高温加固的工艺步骤，将在SOI层中引入大量的残余热应力，而热应力的存在将会对器件的性能产生有害的影响甚至减弱键合片之间的粘合力(T.Iida，T.Itoh，D.Noguchi andY.Takano，Residual lattice strain in thin silicon-on-insulator bonded wafers：Thermalbehavior and formation mechanisms，Journal of Applied Physics，vol.87，pp.675-681，2000)。Furukawa等研究表明，依赖于不同的键合温度，当界面应力超过5-12MPa，SOI层将脱离支撑片(F.Furukawa，Y.Udo and T.Kawakami，Mechanical propertiesfor directly bonded silicon wafers，in EEP Proc.Joint ASME/JSME Conf.ElectronicPackaging，pp.627-631，1992)。此外，SOI层和绝缘层界面间的热应力将导致缺陷的产生，比如位错，而这些缺陷将引起杂质的再分布而改变器件性能(A.E.Widmer and W.Rehwald，Thermoplastic deformation of silicon wafers，J.Electrochem.Soc.，vol.133，pp.2403-2409，1986)。
发明内容
针对现有技术高温加固的工艺步骤，存在顶层硅层中引入大量的残余热应力，而热应力的存在将会对器件的性能产生有害的影响的问题，以及在半导体材料异质外延过程中，如何释放晶格失失配造成的应力，本发明目的在于：提供一种具有嵌入孔洞层的半导体衬底，采用该半导体衬底作为外延衬底用于氮化镓、硅锗等材料外延，并作为支撑衬底用于广义键合减薄绝缘体上的硅材料的制作，该广义绝缘体上的硅材料的顶层硅中具有小的残余热应力。具体来说，它是一种采用阳极氧化或者离子注入的办法，在支撑片顶部或者内部形成一层孔洞层，并利用该具有孔洞层的半导体衬底作为氮化镓、硅锗等材料的外延衬底或者作为支撑衬底制作广义键合减薄绝缘体上的硅材料，能够减小顶层硅中残余热应力。
本发明提供了孔洞层可以在初始衬底的表面或者内部形成，采用离子注入的办法将会在在初始衬底内部形成孔洞层，阳极氧化法直接在初始衬底表面形成孔洞层，而在该孔洞层上外延半导体覆盖层则在该衬底内部形成孔洞层。
可选的，所述孔洞层的材料为多孔硅或者含有气泡的单晶硅。
可选的，所述孔洞层的材料为多孔硅。
可选的，所述初始衬底的材料为单晶硅。
一种制备上述半导体衬底的方法，包括如下步骤：提供初始衬底；在初始衬底中进行离子注入，将改性离子注入支撑衬底，在初始衬底中形成掩埋孔洞层。
可选的，所述改性离子为氢、氦或其组合。
一种制备上述半导体衬底的方法，包括如下步骤：提供初始衬底；在初始衬底表面制作孔洞层；在孔洞层表面制作覆盖层，则在初始衬底内部形成孔洞层。
可选的，所述初始衬底的材料为单晶硅。
可选的，所述制作孔洞层的方法为阳极氧化法。
可选的，所述阳极氧化采用的腐蚀液为HF和C2H5COOH的混合溶液，采用的电流密度为1mA/cm2至20mA/cm2，阳极氧化的时间为1min至30min。
可选的，所述在孔洞层表面制作覆盖层的方法为化学气相外延法。
可选的，所述覆盖层的材料为单晶硅。
一种采用上述半导体衬底制作广义键合减薄绝缘体上的硅材料的方法，包括下列步骤：提供一个所述结构的半导体衬底作为支撑衬底；提供一个器件衬底；在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；将该支撑衬底与器件衬底进行键合，并退火；减薄器件衬底；对减薄后的器件衬底表面进行抛光处理。
可选的，所述器件衬底为单晶硅衬底。
可选的，所述孔洞层的材料为多孔硅或者含有气泡的单晶硅。
可选的，所述抛光方法为化学机械抛光。
可选的，所述器件衬底的减薄方法为机械研磨、化学腐蚀或其组合。
与现有技术相比，本发明的优点在于采用上述半导体衬底作为支撑衬底所制作的广义键合减薄绝缘体上的硅材料的顶层硅中具有小的残余热应力。
一种采用上述半导体衬底用于半导体材料外延的方法，包括以下步骤：提供一个所述结构的半导体衬底作为外延衬底；在外延衬底上制作外延缓冲层；在外延缓冲层上外延所需要的半导体材料。
可选的，所述缓冲层材料为氮化铝。
可选的，所述外延材料为氮化镓或硅锗。
具体是：一种半导体衬底，包含了位于顶层的覆盖层和位于覆盖层下方的孔洞层，以及位于孔洞层下方的支撑层。
如上所述的半导体衬底，所述孔洞层材料为多孔硅，或者含有气泡的单晶硅、磷化铟或砷化镓。
如上所述的半导体衬底，所述支撑层的材料为单晶硅或磷化铟或砷化镓。
如上所述的半导体衬底，所述覆盖层的材料包括单晶硅或磷化铟或砷化镓或氮化镓或氮化铝或硅锗。
一种制备上述半导体衬底的方法，包括如下步骤：
提供衬底；
提供初始衬底；
在初始衬底中进行离子注入，将改性离子注入初始衬底，在初始衬底内部形成孔洞层。
如上所述的半导体衬底，所述改性离子为氢、氦或其组合。
如上所述的半导体衬底，所述初始衬底材料为单晶硅或磷化铟或者砷化镓。
一种制备上述半导体衬底的方法，包括如下步骤：
提供初始衬底；
在初始衬底表面制作孔洞层；
在孔洞层表面制作覆盖层，则在初始衬底内部形成孔洞层；
如上所述的半导体衬底，所述初始衬底的材料为单晶硅或磷化铟或者砷化镓。
如上所述的半导体衬底，所述制作孔洞层的方法为阳极氧化法。
如上所述的半导体衬底，所述阳极氧化采用的腐蚀液为HF和C2H5COOH的混合溶液，采用的电流密度为1mA/cm2至20mA/cm2，阳极氧化的时间为1min至30min。
如上所述的半导体衬底，所述在孔洞层表面制作覆盖层的方法为化学气相外延法。
如上所述的半导体衬底，所述覆盖层的材料为单晶硅、氮化镓、氮化铝或硅锗。
一种采用如上所述的半导体衬底制作广义键合减薄绝缘体上的硅材料的方法，包括下列步骤：
提供一个具有上述结构的半导体衬底作为支撑衬底；
提供一个器件衬底；
在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；
将该半导体衬底与器件衬底进行键合，并退火；
减薄器件衬底；
对减薄后的器件衬底表面进行抛光处理。
根据上述制作广义键合减薄绝缘体上的硅材料的方法，所述器件衬底的材料为单晶硅、磷化铟或者砷化镓。
根据上述制作广义键合减薄绝缘体上的硅材料的方法，所述绝缘层的材料为二氧化硅、氮化硅、氧化铝或氮化铝。
根据上述的制作广义键合减薄绝缘体上的硅材料的方法，绝缘层的制作为热氧化或者化学气相沉积。
根据上述制作广义键合减薄绝缘体上的硅材料的方法，所述器件衬底的减薄方法为机械研磨、化学腐蚀或其组合。
根据上述的制作广义键合减薄绝缘体上的硅材料的方法，所述抛光处理为化学机械抛光。
一种采用上述半导体衬底用于半导体材料外延的方法，包括以下步骤：
提供一个具有如上所述结构的半导体衬底作为外延衬底；
在外延衬底上制作缓冲层；
在外延缓冲层上外延所需要的半导体材料；
如上所述的半导体衬底，所述在外延衬底表面制作缓冲层的方法为化学气相外延法、分子束外延法。
如上所述的半导体衬底，所述在缓冲层的材料为单晶硅、氮化镓、氮化铝或硅锗。
制备上述外延半导体材料的方法，所述在缓冲层上外延所需要半导体材料的方法为化学气相外延法、分子束外延法，所述外延材料为单晶硅、氮化镓、氮化铝或硅锗。
与现有技术相比，本发明的优点在于硅锗、氮化镓材料外延时，孔洞层能够帮助释放应力，获得完美的单晶材料。
附图说明
图1所示为半导体衬底的第一个具体实施方式示意图；
图2所示为半导体衬底的第二个具体实施方式示意图；
图3所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图；
图4至图5为半导体衬底的制备方法的第一个具体实施方式的工艺示意图；
图6所示为半导体衬底的制备方法的第二个具体实施方式的实施步骤示意图；
图7至图8为半导体衬底的制备方法的第一个具体实施方式的工艺示意图；
图9为制作广义键合减薄绝缘体上的硅材料具体实施方式的实施步骤示意图；
图10至图14为制作广义键合减薄绝缘体上的硅材料具体实施方式的工艺示意图；
图15采用该半导体衬底作为外延衬底外延氮化镓材料的具体实施方式的实施步骤示意图；
图16至18为采用该半导体衬底作为外延衬底外延氮化镓材料的具体实施方式的工艺示意图。
具体实施方式
下面结合附图对本发明所述之半导体衬底、半导体衬底的制备方法及采用该半导体衬底作为支撑衬底的广义键合减薄绝缘体上的硅材料和采用该半导体衬底作为外延衬底外延氮化镓材料的具体实施方式做详细的说明。
首先介绍本发明所述之半导体衬底的具体实施方式。如图1所示为半导体衬底的第一个具体实施方式示意图，包括覆盖层101，位于覆盖层下方的孔洞层102，位于孔洞层下方的支撑层103。
所述孔洞层102的材料为多孔硅或者含有气泡的单晶硅，覆盖层101的材料为单晶硅，支撑层103的材料为单晶硅，
如图2所示为半导体衬底的第二个具体实施方式示意图，包括孔洞层201，位于孔洞层下方的支撑层202。
所述孔洞层201的材料为多孔硅，支撑层202的材料为单晶硅，
下面给出本发明所述半导体衬底的制备方法的第一个具体实施方式。如图3所示为半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图。步骤S301，提供初始衬底；步骤S302，在初始衬底中进行离子注入，将改性离子注入支撑衬底，在支初始衬底中形成孔洞层。
图4到图5为本具体实施方式的工艺示意图。
参考步骤S301，如图4所示，提供初始衬底301。所述初始衬底301为半导体工艺中最常见的单晶硅衬底。
参考步骤S302，如图5所示，在支撑衬底301中进行离子注入，将改性离子注入初始衬底301，在初始衬底301中形成孔洞层304，其余为覆盖层302，支撑层303。
所述改性离子可以是氢离子，选择离子的基本原则是所注入的改性离子能够在硅中产生孔洞层，改变离子注入位置的材料的性能，形成含有气泡的单晶硅。注入的改性离子为氢离子时，注入剂量为1×1014/cm2到1×1018/cm2，注入能量为20KeV到2000KeV。
下面将结合附图介绍本发明所述半导体衬底的制备方法的第二个具体实施方式。如图6所示为半导体衬底的制备方法的第二个具体实施方式的实施步骤示意图。步骤S401，提供初始衬底；步骤S402，在初始衬底表面制作孔洞层。
图7至图8为本具体实施方式的工艺示意图。
参考步骤S401，如图7所示，提供初始衬底401。所述初始衬底为半导体工艺中最常见的单晶硅衬底。
参考步骤S402，如图8所示，在支撑衬底401表面制作孔洞层403，则402为支撑层。
上述制作孔洞层的方法为阳极氧化法。阳极氧化法是半导体工艺中常见的制备多孔硅的方法。阳极氧化条件采用的腐蚀液为HF和C2H5COOH的混合溶液，两者混合的体积比为100∶1至1∶100，优选的混合比例为1∶1；阳极氧化的电流密度为1mA/cm2到20mA/cm2之间；阳极氧化时间为1min到30min之间。
也可以根据后续应用的需要，选择在孔洞层403的表面也制作一层覆盖层，制备的工艺方法为化学气相外延法(CVD)，也可以是分子束外延(MBE)、低压化学气相外延(LPCVD)、超高真空化学气相外延(UHVCVD)或者超高真空电子束蒸发等。外延之前采用预氧化工艺，预氧化工艺的温度为100℃至1000℃，预氧化时间为5分钟到10小时，外延的单晶硅层厚度为30nm到100μm。制作覆盖层之后将得到前述图1所示的结构，孔洞层403表面不制作覆盖层，将得到前述图2所示的结构。
下面将结合附图介绍本发明所述制作广义键合减薄绝缘体上的硅材料具体实施方式。如图9所示，为本发明所述制作广义键合减薄绝缘体上的硅材料具体实施方式的实施步骤示意图。步骤S501，提供一个具有所述结构的半导体衬底作为支撑衬底；步骤S502，提供一个器件衬底；步骤S503，在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；步骤S504，将该支撑衬底与器件衬底进行键合，并退火；步骤S505，减薄器件衬底；步骤S506，对减薄后的器件衬底表面进行抛光处理。
图10至图14为本具体实施方式的工艺示意图。
参考步骤S501，如图10所示，提供一个具有所述结构的半导体衬底作为支撑衬底501，包括覆盖层502，孔洞层503，支撑层504。
参考步骤S502，如图11所示，提供一个器件衬底505，所述器件衬底505为半导体工艺中最常见的单晶硅衬底。
参考步骤S503，在支撑衬底501和器件衬底505中的一个或者两个衬底的表面制作绝缘层。
由于在接下来的步骤中，支撑衬底501和器件衬底505的表面将通过键合粘附成一体，因此可以在支撑衬底501或器件衬底505其中之一的表面制作绝缘层，也可以在支撑衬底501和器件衬底505的表面都制作绝缘层，并不影响后续工艺。
如图12所示，为只在支撑衬底501表面制作绝缘层506的示意图。绝缘层506制作工艺可以采用集成电路中成熟的氧化制备工艺，如干氧氧化工艺或“干氧+湿氧+干氧”工艺。氧化工艺在氧气的气氛下进行，氧化温度600-1400℃，氧化时间0.5小时至10小时，得到的绝缘层的材料为氧化硅，厚度10nm至500纳米。绝缘层303也可以采用等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、磁控溅射或者电子束蒸发等其他方法制作，绝缘层506的材料可以是氮化硅、氮氧化硅、碳化硅、氮化铝或者氧化铝等。
参考步骤S503，如图13所示，将器件衬底505和支撑衬底501键合。
所述的键合可以采用目前半导体工艺中最为常见的高温键合或者静电键合，也可以在键合之前辅助等离子体活化工艺。所述退火在含氧气氛中进行，温度为300℃到1400℃，时间为0.5小时至15小时。
参考步骤S504，如图14所示，减薄器件衬底505，剩余顶层硅507，硅层厚度为1μm到100μm。
所述的减薄方法为机械研磨减薄、化学腐蚀减薄或其组合。
参考步骤S505，对减薄后的器件衬底表面进行抛光处理。
所述的抛光处理的办法为化学机械抛光(CMP)。
下面将结合附图介绍本发明所述采用该半导体衬底作为外延衬底外延氮化镓材料的具体实施方式。如图15所示为本发明采用该半导体衬底作为外延衬底外延氮化镓材料的具体实施方式的实施步骤示意图。步骤S601，提供一个具有所述结构的半导体衬底作为外延衬底；步骤S602，在该外延衬底上外延缓冲层605；步骤S603，在该缓冲层上外延氮化镓层606。
图16至图18为本具体实施方式的工艺示意图。
参考步骤S601，如图16所示，提供一个具有所述结构的半导体衬底作为外延衬底601，包括覆盖层602，孔洞层603，支撑层604。
参考步骤S602，如图17所示，在该外延衬底上外延缓冲层605。如图18所示，在该缓冲层上外延氮化镓层606。
所述的外延生长设备为MOCVD，外延衬底601在外延缓冲层之前在H2气氛中，1000℃-1150℃间，前烘10分钟到1小时。MOCVD生长源为三甲基镓、三甲基和氨气。1100℃、50mbar条件下生长45nmAlN缓冲层，也可以不生长这层缓冲层。然后1070℃、100mbar下生长GaN，生长厚度1μm。

Claims (10)

1.一种制作键合减薄绝缘体上的硅材料的方法，包括下列步骤：
提供一个半导体衬底作为支撑衬底，所述半导体衬底包含了位于顶层的覆盖层和位于覆盖层下方的孔洞层，以及位于孔洞层下方的支撑层；
提供一个器件衬底；
在支撑衬底和器件衬底中的一个或者两个衬底的表面制作绝缘层；
将该半导体衬底与器件衬底进行键合，并退火；
减薄器件衬底；
对减薄后的器件衬底表面进行抛光处理；
其特征在于，所述孔洞层的制作方法为阳极氧化法，所述阳极氧化采用的腐蚀液为HF和C2H5COOH的混合溶液，采用的电流密度为1mA/cm2至20mA/cm2，阳极氧化的时间为1min至30min。
2.根据权利要求1所述制作键合减薄绝缘体上的硅材料的方法，其特征在于，所述器件衬底的材料为单晶硅、磷化铟或者砷化镓。
3.根据权利要求1所述制作键合减薄绝缘体上的硅材料的方法，其特征在于，所述绝缘层的材料为二氧化硅、氮化硅、氧化铝或氮化铝。
4.根据权利要求1所述制作键合减薄绝缘体上的硅材料的方法，其特征在于，绝缘层的制作为热氧化或者化学气相沉积。
5.根据权利要求1所述制作键合减薄绝缘体上的硅材料的方法，其特征在于，所述器件衬底的减薄方法为机械研磨、化学腐蚀或其组合。
6.根据权利要求1所述制作键合减薄绝缘体上的硅材料的方法，其特征在于，所述抛光处理为化学机械抛光。
7.一种半导体材料外延的方法，其特征在于，包括以下步骤：
提供一个半导体衬底作为外延衬底，所述半导体衬底包含了位于顶层的覆盖层和位于覆盖层下方的孔洞层，以及位于孔洞层下方的支撑层；
在外延衬底的覆盖层表面制作缓冲层；
在缓冲层上外延所需要的半导体材料；
其特征在于，所述孔洞层的制作方法为阳极氧化法，所述阳极氧化采用的腐蚀液为HF和C2H5COOH的混合溶液，采用的电流密度为1mA/cm2至20mA/cm2，阳极氧化的时间为1min至30min。
8.根据权利要求7所述的半导体材料外延的方法，其特征在于，所述在外延衬底表面制作缓冲层的方法为化学气相外延法、分子束外延法。
9.根据权利要求7所述的半导体材料外延的方法，其特征在于，所述在缓冲层的材料为单晶硅、氮化镓、氮化铝或硅锗。
10.根据权利要求7所述的半导体材料外延的方法，其特征在于，所述在缓冲层上外延所需要半导体材料的方法为化学气相外延法、分子束外延法，所述外延材料为单晶硅、氮化镓、氮化铝或硅锗。
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