CN101197192B

CN101197192B - 闪存的写入电路与其写入方法

Info

Publication number: CN101197192B
Application number: CN2006101611402A
Authority: CN
Inventors: 许哲豪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2006-12-07
Filing date: 2006-12-07
Publication date: 2011-03-16
Anticipated expiration: 2026-12-07
Also published as: CN101197192A

Abstract

一种闪存的写入电路与写入方法，本发明利用固定电流来进行闪存的写入，以调整闪存的门槛电压。当写入电路对闪存进行写入时，本发明利用闪存的漏极电压变化，来判断闪存的门槛电压是否达到所期望的电压值。因此，本发明可准确的调整写入后的门槛电压，并缩短写入时间。

Description

闪存的写入电路与其写入方法

技术领域

本发明是关于一种闪存(flash memory)的写入电路，且特别是关于一种具有浮动栅(floating gate)的闪存的写入电路与写入方法。

背景技术

闪存具有轻巧且不挥发的特性，因此在行动装置中的应用相当广泛，例如手机、MP3随身听、数字相机等的储存装置。而目前闪存中应用最广的存储元件主要为浮栅存储器(floating gate memory)，其结构类似于具有浮动栅极的金氧半场效晶体管(metal oxide semiconductortransistor，MOS)。

在传统技术中，浮栅存储器的写入方法通常在其控制栅极(controlgate)与漏极(drain)之间设定一高电压差(high voltage potential)，使电子被捕陷(trap)于浮动栅之中。浮栅存储器的阀值电压(thresholdvoltage)则会随着浮动栅所补陷的电子数量而改变。因此，浮栅存储器的写入方式主要有两种，其中一种为固定漏极的电压，改变控制栅极(control gate)的电压来造成所需的电压差，例如美国专利第6111791号所揭露的写入方法。然而，字元线(word line)的电阻-电容延迟时间(RCdelay time)通常较大，因此，需要较多的时间进行写入的动作，无法达到快速写入的效果。

而另一种则固定控制栅极的电压，改变漏极的电压来造成所需的电压差，并利用其电流变化来判断阀值电压的改变程度。例如美国专利第US6937518B1号所揭露的写入方法。然而，此种方法需要逐步改变漏极的电压并监控其电流，需要充电泵提供稳定的电压变化以及电流侦测电路，其电路实现难度较高，所需的芯片面积亦可能较大。且利用电流骤降的时间来判断写入的状态完成与否，其写入后的组件特定会有较大的差异，写入后的阀值电压较不易控制，使读出的正确性下降。

发明内容

本发明的目的其中之一是提供一种闪存的写入电路，利用固定电流进行闪存的写入动作，可降低电路设计的复杂度与成本，并缩短写入时间。

本发明的目的其中之一是在提供一种闪存的写入方法，以固定电流与固定栅极电压来进行闪存的写入动作，因此，可降低对外部充电泵(chargepump)的规格要求，并使写入后的阀值电压有较佳的集中度。

为达成上述与其它目的，本发明提出一种闪存的写入电路，适用于进行一存储元件的写入动作，此写入电路包括写入单元与侦测单元。写入单元用以输出一写入电流与一参考电压，侦测单元则耦接于写入单元与存储元件之间。

其中，侦测单元包括第一N型晶体管、第二N型晶体管与比较器。第一N型晶体管的一端耦接于写入单元。第二N型晶体管耦接于第一N型晶体管与存储元件之间。比较器的正输入端耦接于参考电压，比较器的负输入端耦接于第一N型晶体管与该写入单元的共享节点，比较器的输出端耦接至第二N型晶体管的栅极。

为达成上述与其它目的，本发明提出一种闪存的写入电路，适用于进行一存储器阵列的写入动作，可依序写入多个存储元件。此写入电路包括写入单元、侦测单元以及多个开关，这些开关耦接于侦测单元与存储元件之间，用以选择所欲写入的存储元件(例如第一存储元件与第二存储元件)。

其中，侦测单元包括第一N型晶体管、第二N型晶体管以及比较器。第一N型晶体管的一端耦接于该写入单元。第二N型晶体管耦接于第一N型晶体管与存储元件之间。比较器的正输入端耦接于参考电压，比较器的负输入端耦接于第一N型晶体管与该写入单元的共享节点，比较器的输出端耦接至第二N型晶体管的栅极。

同样地，若欲进行第二存储元件的写入时，则可利用开关，将写入电流导通至第二存储元件，并根据第二存储元件所输出的写入电压(在本发明另一实施例中，可为存储元件的漏极电压)，决定第二存储元件的阀值电压是否已经达到所期望的电压值。

本发明利用固定电流与固定栅极电压来进行闪存的写入动作，并经由闪存的漏极电压，判断其阀值电压的变化。因此，本发明可准确的调整写入后的阀值电压，并降低写入电路的设计复杂度以及对外部充电泵的规格需求。另外，本发明在单次的写入动作中，便可将阀值电压调整至所需的电压值，可大幅缩短写入时间。

附图说明

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合附图，作详细说明如下，其中：

图1为根据本发明一实施例的闪存的写入电路的电路图。

图2为根据本发明另一实施例的闪存的写入电路的电路图。

图3为根据本发明另一实施例的写入电流与存储元件特性的波形图。

图4为根据本发明另一实施例的信号仿真的波形图。

图5为根据本发明另一实施例的闪存的写入方法的流程图。

具体实施方式

图1为根据本发明一实施例的闪存的写入电路的电路图。写入电路100包括写入单元110与侦测单元120，写入单元100则用来对存储单元130中的存储元件FM进行写入动作。在本实施例中，存储元件FM为浮栅存储器，也就是闪存中的一种。存储元件FM的控制栅极耦接于一字元线(word line)，字元线可在存储元件FM的控制端(控制栅极)上施加字元线电压V_WL。

写入电路100耦接至存储元件FM的写入端(漏极)，而存储元件FM的源极则耦接于接地端GND。当进行存储元件FM的写入动作时，字元线会输出一定值的字元线电压V_WL至存储元件FM的控制栅极，而写入电路100会输出一定值的写入电流I_WR至存储元件FM。此时，存储元件FM的漏极会根据写入电流I_WR与字元线电压V_WL输出写入电压V_WR(也就是漏极电压)。换言之，存储元件FM的漏极与栅极之间会形成写入时所需的电压差。当存储元件FM因浮动栅极补陷电子而产生阀值电压的变化时(阀值电压变大)，为维持所导通的电流等于写入电流I_WR，写入电压V_WR会随之增高。因此，写入电压V_WR与阀值电压具有相关性，写入电路100便由写入电压V_WR的变化，推知存储元件FM的阀值电压，当写入电压V_WR达到预定值时，就表示完成存储元件FM的写入动作。

本发明以存储元件FM的控制栅极电压、漏极电压以及导通电流来判断存储元件FM的阀值电压是否达到所需的预定值。因此，即使有制程变异因素存在，造成不同存储元件之间的特性差异，在利用本发明的技术手段完成写入动作后，其阀值电压应较为相近。在单次的写入动作中，便可将阀值电压调整至所需的数值，不需多次写入，可大幅缩短写入时间。同时，因为本发明仅需提供固定的写入电流与字元线电压即可达成写入动作，因此其电路架构实现成本较低，使用较简单的充电泵提供所需的电压即可完成写入动作。

接下来，进一步说明写入电路100的电路架构，写入电路100所输出的写入电流I_WR由写入单元110所提供，侦测单元120则负责侦测写入电压V_WR。写入单元110的主要架构为一电流镜，主要由P型晶体管(PMOS晶体管)PM1、PM2与电流源I_REF所组成。P型晶体管PM1耦接于工作电压与电流源I_REF之间，P型晶体管PM2耦接于工作电压VPUMP与侦测单元120之间。P型晶体管PM1的栅极耦接于P型晶体管PM2的栅极，且P型晶体管PM1的栅极亦耦接于P型晶体管PM1与电流源I_REF的共享节点。其中，P型晶体管PM2根据电流源I_REF，输出相对应的写入电流I_WR，P型晶体管PM1与电流源T_REF的共享节点输出参考电压V_REF。

工作电压VPUMP可由外部电源或内部的充电泵所提供，由于写入电路100仅需充电泵提供所需的的工作电压VPUMP，因此不需高耗能的充电泵即可进行存储元件FM的写入动作。

侦测单元120主要由N型晶体管(NMOS晶体管)NM3、NM4以及比较器CMP所组成。N型晶体管NM3、NM4串联并耦接于P型晶体管PM2与存储元件FM的漏极之间。N型晶体管NM3的栅极耦接于箝制电压V_CLA，而N型晶体管NM4的栅极则耦接于比较器CMP的输出端。比较器CMP的正输入端耦接于P型晶体管PM1与电流源I_REF的共享节点，比较器CMP的负输入端则耦接至N型晶体管NM3与P型晶体管PM2的共享节点。N型晶体管NM3与P型晶体管PM2的共享接点输出比较电压V_COM，比较器CMP根据比较电压V_COM与参考电压V_REF输出控制电压V_COM至N型晶体管NM4的栅极，其中在进行写入时，比较电压V_CON为逻辑高电位(在本实施例中，当比较电压V_CON为“H”时，其电位实质上为VPUMP；当比较电压V_CON为“L”，其电位实质上为0)。

在进行存储元件FM的写入时，箝制电压V_CLA为稳定的参考电压，使N型晶体管NM3具有放大器的效果，写入电流I_WR经由N型晶体管NM3、NM4导通至存储元件FM。存储元件FM的写入电压V_WR经由N型晶体管NM3放大后，产生比较电压V_COM。若存储元件FM的阀值电压尚未到达所期望的电压值，则比较电压V_COM小于参考电压V_REF，控制电压V_CON维持高电位以导通N型晶体管NM4。当存储元件FM的阀值电压随着写入动作而逐渐上升至所期望的电压值时，写入电压V_WR会随之上升，使比较电压V_COM大于参考电压V_REF。此时，比较器CMP会输出低电位的控制电压V_CON以关闭N型晶体管NM4，侦测单元120便停止导通写入电流I_WR至存储元件FM。利用存储元件FM的阀值电压变化，便可使存储元件FM具有逻辑1与逻辑0的存储功能。

在存储元件FM的写入过程中，字元线电压V_WL与写入电流I_WR皆为定值，经由设定不同的字元线电压V_WL与写入电流I_WR可改变写入速度与存储元件FM写入后的阀值电压。字元线电压V_WL与写入电流I_WR可依不同的存储元件规格或制程条件而定。另外，经由参考电压V_REF与箝制电压V_CLA的设定也可以调整存储元件FM的阀值电压。在本技术领域具有通常知识者，经由本发明的揭露，应可轻易推知其应用方式，在此不加累述。

另外，本发明的写入电路亦可适用于进行存储器阵列的写入动作，仅需在写入电路与存储器阵列之间加上开关来选择所欲写入的存储元件即可。图2为根据本发明另一实施例的闪存的写入电路的电路图。存储器阵列210中包括多个存储元件，存储元件以阵列方式排列，每一列(row)的存储元件对应于一条字元线，每一行(column)的存储元件对应于一条位线。字元线WL0-WLN控制所有存储元件的控制栅极电压，而位线DBL0-DBL7则控制前7列的存储元件的源极电压与漏极电压，其余类推。

写入电路100经由开关(可以NMOS晶体管形成)S21、S23耦接至位线DBL0、DBL4。经由开关S21、S23的导通状态与字元线WL0-WLN所输出的字元线电压，即可选择欲写入的存储元件。在本实施例中，以写入存储元件FM1为例，字元线WL1输出高电位的字元线电压，而位线DBL3、DBL4的选择信号ST1与SB2激活，使开关S32、S23导通。写入电路100便经由开关S23导通写入电流I_WR至存储元件FM1的漏极以进行存储元件FM1的写入动作，存储元件FM1的源极通过开关S32耦接至接地端GND。若欲写入存储元件FM2，则仅需导通开关S21与S31，以及在对应的字元线WL1上输出适当的字元线电压即可。

在本发明另一实施例中，写入电路100亦可经由不同开关(例如开关S22、S24)耦接至不同的位线(如位线DBL2、DBL6)以写入不同的存储元件。在写入过程中，被选择到的存储元件(如存储元件FM1)，其漏极会经由开关S23输出写入电压V_WR至写入电路100的输出端。同样地，随着存储元件FM1的阀值电压变化，写入电压V_WR也会随之改变。当写入电压V_WR对应于参考电压V_REF时(可经由放大后的比较电压V_COM与参考电压V_REF比较而得)，即表示写入动作完成，写入电路100便会停止输出写入电流T_WR。

对于存储器阵列210的排列方式，尚包括多种不同的布局方式，但其原理相似。只要能经由字元线与位线选择欲写入的存储元件，即可适用于本实施例的写入电路，在本技术领域具有通常知识者，经由本发明的揭露，应可轻易推知其应用方式，在此不加累述。

在本发明另一实施例中，写入电路100亦可依序对不同存储元件进行写入动作。若以同一条字元线的存储元件(例如FM1、FM2)为例，可分别称的为第一存储元件与第二存储元件。在写入过程中，当开关S21、S31导通时，写入电路100输出写入电流IWR至对存储元件FM2以进行写入动作；当开关S23、S32导通时，写入电路100输出写入电流I_WR至存储元件FM2以进行写入动作。换言之，只要设置相对应的开关，写入电路100便可逐一对不同的存储元件进行写入动作。只要配置更多的开关，写入电路100便可对选择性地对更多的存储元件进行写入动作，例如将开关S22、S24耦接至写入电路100的输出。在本发明另一实施例中，可同时设置多组写入电路，以同时对多个存储元件进行写入动作，加速资料的写入。

接下来，进一步以波形方式说明本发明的技术手段。图3为根据本发明另一实施例的写入电流与存储元件特性的波形图。存储元件的IV特性曲线图则图3所示，纵轴表示存储元件的导通电流I_DS，而横轴表示存储元件的汲-源极电压(漏极至源极的电压差)V_DS。存储元件的控制栅极电压等于字元线电压，因此，在相同的栅-源极电压(栅极至源极的电压差)V_GS下，阀值电压越高，其导通电流I_DS就越小。所以，阀值电压V_TH1＜V_TH2＜V_TH3＜V_TH4。在写入过程中，阀值电压会逐渐上升，而存储元件的导通电流必需等于写入电流I_WR，因此，汲-源极电压V_DS必须随着阀值电压的上生而上升。在本实施例中，所期望的阀值电压为V_TH3。

因此，当汲-源极电压V_DS(即为图1所述的写入电压)达到预定电压V_PRE时(即图3中的A点)，即表示存储元件的阀值电压已经被调整至所期望的阀值电压V_TH3，其中预定电压V_PRE等于箝制电压V_CLA减去N型晶体管NM3的V_GS(栅-源极电压)与V_IR-drop(电流路径上的寄生电阻所产生的电压降)。此时，写入电流I_WR会降为零，也就是关闭N型晶体管NM4。以下说明请参照图1，在本实施例中，电流源I_REF可决定参考电压V_REF，此参考电压V_REF可作为判断汲-源极电压V_DS是否达到预定电压V_PRE的依据。同时设定不同的箝制电压V_CLA可对应于不同的汲-源极电压V_DS，使写入后的存储元件具有不同的阀值电压。阀值电压主要由电流源I_REF、参考电压V_REF、箝制电压V_CLA和字元线电压V_WL所决定。

图4为根据本发明另一实施例的信号仿真的波形图。以下说明请同时参照图1，如图4所示，在存储器的写入过程中，参考电压V_REF为定值，比较电压V_COM随着写入电压V_WR而变。写入电流I_WR在设定上为定值(例如60μA、70μA或80μA)，但可能会因为比较电压V_COM的改变而稍微下降，这是因为P型晶体管PM2的漏极电压会受到影响的关系。当存储元件的阀值电压V_TH因写入而上升时，写入电压V_WR会随之上升，比较电压V_COM则随着写入电压V_WR而上升，并具有增益写入电压V_WR的效果。

当比较电压V_COM大于参考电压V_REF时，也就是在时间点T_OFF(存储元件的阀值电压V_TH等于阀值预定电压V_TH时)之后，比较器CMP随即转态，并输出低电位的控制电压V_CON。此时，N型晶体管NM4随即关闭，写入电流I_WR与写入电压V_WR随即快速的下降，同时也完成存储元件的写入动作。其中，当设定的写入电流I_WR愈高时，存储元件的写入动作就愈快完成，其阀值电压V_TH愈快达到阀值预定电压V_TH。

从另一个观点来看，本发明亦提出一种闪存的写入方法，图5为根据本发明另一实施例的闪存的写入方法的流程图。包括下列步骤：首先，在步骤S510中，提供字元线电压至存储元件的控制端，此字元线电压为定值。若存储元件为浮栅存储器，则其控制端为浮栅存储器的控制栅极。然后，在步骤S520中，输出写入电流至存储元件的写入端，以调整存储元件的阀值电压，此写入电流为一定值。在步骤S530中，侦测存储元件的写入端所输出的写入电压，例如侦测浮栅存储器的漏极端电压。然后，在步骤S540中，当写入电压对应于参考电压时，停止输出写入电流至存储元件，并完成存储元件的写入动作。由于在固定的写入电流下，浮栅存储器的写入电压会随着阀值电压而变。因此，当写入电压对应于参考电压时，即表示浮栅存储器的阀值电压已经达到期望的阀值电压值。

在本发明的另一实施例中，若需写入两个以上的存储元件时，可采逐一写入的方式进行写入动作。在步骤S510中，提供字元线电压至其余欲写入的存储元件。并配合步骤S520至S530，切换写入电流至不同的存储元件并侦测其写入电压，逐一进行存储元件的写入。当写入电压对应于参考电压时，停止输出写入电流至存储元件。本实施例的写入方法的其余细节皆以详述于上述图1-图4的实施例中，在此不加累述。

本发明利用固定电流来进行闪存的写入动作，经由闪存的漏极电压便可判断其阀值电压的变化。因此，本发明的电路架构容易实施且设计成本较低，且可准确的调整写入后的阀值电压。同时，因为不须微调的电压来进行写入动作，因此可降低对外部充电泵的规格需求。另外，本发明在单次的写入动作中，便可将阀值电压调整至所需的数值，不需多次写入，可大幅缩短写入时间。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims

1.一种闪存的写入电路，适用于进行一存储元件的写入动作，其特征在于，该写入电路包括：

一写入单元，用以输出一写入电流与一参考电压；以及

一侦测单元，耦接于该写入单元与该存储元件之间，其中该侦测单元包括：

一第一N型晶体管，该第一N型晶体管的一端耦接于该写入单元；

一第二N型晶体管，耦接于该第一N型晶体管与该存储元件之间，以及

一比较器，该比较器的正输入端耦接于该参考电压，该比较器的负输入端耦接于该第一N型晶体管与该写入单元的共享节点，该比较器的输出端耦接至该第二N型晶体管的栅极。

2.如权利要求1所述的闪存的写入电路，其特征在于，其中该写入单元包括：

一电流镜，用以输出该写入电流。

3.如权利要求2所述的闪存的写入电路，其特征在于，其中该电流镜包括：

一第一P型晶体管，耦接于一工作电压与一电流源之间；以及

一第二P型晶体管，耦接于该工作电压与该侦测单元之间，该第一P型晶体管的栅极耦接于该第二P型晶体管的栅极，该第一P型晶体管的栅极亦耦接于该第一P型晶体管与该电流源的共享节点；

其中，该第二P型晶体管根据该电流源，输出相对应的该写入电流，该第一P型晶体管与该电流源的共享节点输出该参考电压。

4.如权利要求3所述的闪存的写入电路，其特征在于，其中该第一N型晶体管与该第二N型晶体管耦接于该第二P型晶体管与该存储元件之间，且该第一N型晶体管的栅极耦接于一箝制电压；该比较器的正输入端耦接于该第一P型晶体管与该电流源的共享节点，该比较器的负输入端耦接至该第一N型晶体管与该第二P型晶体管的共享节点，并输出一控制电压至该第二N型晶体管的栅极。

5.如权利要求4所述的闪存的写入电路，其特征在于，其中在进行该存储元件的写入时，该箝制电压激活。

6.如权利要求1所述的闪存的写入电路，其特征在于，其中该存储元件包括浮栅存储器，该浮栅存储器的漏极端耦接于该侦测单元，并输出一写入电压，该浮栅存储器的源极端耦接至一接地端，该浮栅存储器的控制栅极耦接于一字元线，并接收该字元线电压，该浮栅存储器的漏极为该存储元件的写入端，该浮栅存储器的控制栅极为该存储元件的控制端。

7.一种闪存的写入电路，适用于进行一存储器阵列的写入动作，该存储器阵列包括多个存储元件，其特征在于，该写入电路包括：

一写入单元，用以输出一写入电流与一参考电压；

一侦测单元，耦接于该写入单元，其中该侦测单元包括：

一第二N型晶体管，耦接于该第一N型晶体管与所述多个存储元件之间，以及

一比较器，该比较器的正输入端耦接于该参考电压，该比较器的负输入端耦接于该第一N型晶体管与该写入单元的共享节点，该比较器的输出端耦接至该第二N型晶体管的栅极；以及

多个开关，耦接于该侦测单元与所述多个存储元件之间，用以选择所述多个存储元件。

8.如权利要求7所述的闪存的写入电路，其特征在于，其中该写入单元包括：

一电流镜，用以输出该写入电流。

9.如权利要求8所述的闪存的写入电路，其特征在于，其中该电流镜包括：

一第一P型晶体管，耦接于一工作电压与一电流源之间；以及

10.如权利要求9所述的闪存的写入电路，其特征在于，其中该第一N型晶体管与该第二N型晶体管耦接于该第二P型晶体管与所述多个存储元件之间，且该第一N型晶体管的栅极耦接于一箝制电压；该比较器的正输入端耦接于该第一P型晶体管与该电流源的共享节点，该比较器的负输入端耦接至该第一N型晶体管与该第二P型晶体管的共享节点，并输出一控制电压至该第二N型晶体管的栅极。

11.如权利要求10所述的闪存的写入电路，其特征在于，其中在进行所述多个存储元件的写入时，该箝制电压激活。

12.如权利要求7所述的闪存的写入电路，其特征在于，其中该第一N型晶体管与该写入单元的共享节点输出一比较电压，且该第一N型晶体管的栅极耦接于一箝制电压；该比较器的正输入端耦接于该参考电压，该比较器的负输入端耦接于该比较电压，该比较器的输出端耦接至该第二N型晶体管的栅极；其中，该写入单元经由该第一N型晶体管与该第二N型晶体管输出该写入电流至该存储单元，并使该比较电压对应于一写入电压，该比较器根据该比较电压与该参考电压，输出一控制电压至该第二N型晶体管，当该比较电压低于该参考电压时，该比较器导通该第二N型晶体管，当该比较电压高于该参考电压时，该比较器关闭该第二N型晶体管。

13.如权利要求12所述的闪存的写入电路，其特征在于，其中在进行所述多个存储元件的写入时，该箝制电压激活。

14.如权利要求7所述的闪存的写入电路，其特征在于，其中所述多个存储元件包括浮栅存储器，该浮栅存储器的漏极端耦接于该侦测单元，并输出一写入电压，该浮栅存储器的源极端耦接至一接地端，该浮栅存储器的栅极耦接于一字元线，并接收该字元线电压，该浮栅极存储器的漏极为所述多个存储元件的写入端，该浮栅存储器的源极为所述多个存储元件的控制端。