CN101136240B

CN101136240B - Dll电路及包含dll电路的半导体器件

Info

Publication number: CN101136240B
Application number: CN2007101485809A
Authority: CN
Inventors: 藤泽宏树; 泷下隆治
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-08-31
Filing date: 2007-08-29
Publication date: 2011-04-06
Anticipated expiration: 2027-08-29
Also published as: CN101136240A; US7576579B2; US20080054959A1; JP4249769B2; JP2008060883A; DE102007040577A1

Abstract

DLL电路包括：第一延时调节电路，调节第一分频信号CK1延时量；第二延时调节电路，调节第二分频信号CK2延时量；频率合成电路，对这些延时调节电路的输出进行合频，产生内部时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给复制路径；以及第二时钟驱动器，接收第二延时调节电路的输出。这些时钟驱动器具有实质相同的电路结构。因此，即使在电源电压波动时，对于各分频信号的影响几乎相等。因而，可以防止DLL电路因电源电压波动所致的功能退化。

Description

DLL电路及包含DLL电路的半导体器件

技术领域

本发明涉及DLL(延时锁相环)电路和包含DLL电路的半导体器件，具体地说，涉及一种利用对参考时钟信号分频所得分频信号的多相位DLL电路，以及包含多相位DLL电路的半导体器件。

背景技术

近来，广泛采用与时钟信号同步工作的同步存储装置作为个人计算机等的主要存储装置。其中，DDR(双数据率)同步存储装置要求与外部时钟信号精确同步的输入输出数据。因此，需要DLL电路，用以产生与外部时钟信号同步的内部时钟信号(见日本专利申请未审公开No.2002-324398)。

图7中示出通常使用的单相位DLL电路。

如图7所示，单相位DLL电路具有调节外部时钟信号CK延时量的延时调节电路单元10，以及接收从延时调节电路单元10输出之内部时钟信号LCLK的时钟驱动单元20。时钟驱动单元20包括向时钟树单元30中的实际路径31提供内部时钟信号LCLK的时钟驱动器21，以及向时钟树单元30中的复制路径32提供内部时钟信号的时钟驱动器22。

把通过实际路径31的内部时钟信号LCLK提供给缓冲电路单元40中的输出缓冲器41。输出缓冲器41是向与内部时钟信号LCLK同步的输入/输出数据终端DQ输出读出数据DRFIFO的电路。将通过复制路径31的内部时钟信号LCLK提供给复制缓冲器42。复制缓冲器42是输出与内部时钟信号LCLK同步之复制时钟信号RCLK的电路。

把从复制缓冲器42输出的复制时钟信号RCLK反馈给延时调节电路单元10。由相位检测电路11和延时调节电路12组成所述延时调节电路单元10。把复制时钟信号RCLK提供给相位检测电路11的反相输入端(-)。把外部时钟信号CK提供给相位检测电路11的同相输入端(+)。

相应地，产生与复制时钟信号RCLK边沿和外部时钟信号CK边沿之间的差对应的反馈信号FB，并将它提供给延时调节电路12。延时调节电路12根据反馈信号FB调节内部时钟信号LCLK的延时量，以使复制时钟信号RCLK的边沿和外部时钟信号CK的边沿对齐。

时钟驱动器22包括分频电路51和延时调节电路52。安装分频电路51，以便对通过复制路径32的内部时钟信号LCLK进行分频，从而减小功率消耗。延时调节电路52是用以去掉出现在输入/输出数据终端DQ的读出数据和复制时钟信号RCLK之间差别的电路。即由于输出负载的差别，以及由于相位检测电路11盲区的延时量差别，输出缓冲器41和复制缓冲42工作速度上所具有的差别。安装延时调节电路52，用以去掉由这些差别引起的定时差别。

单相位DLL电路的优点是电路结构相对较为简单。然而，单相位DLL电路的缺点在于，在外部时钟信号CK频率很高时，它不能正确工作，因为延时调节电路单元10跟不上时钟信号。

可以采用多相位DLL电路解决这样的问题。多相电路不通过有如原来那样使用外部时钟信号CK，去调节内部时钟信号LKCK的延时量，而是通过参考从对外部时钟信号CK分频得到的分频信号来控制延时量。因此，延时调节电路单元保证了充分的工作速度，因此，即使在外部时钟信号频率很高的情况下，也能够正确地工作。

然而，在多相位DLL电路中，当电源电压波动时，容易增大偏移，或者占空比改变。主要考虑有如下原因：多相位DLL电路把外部时钟信号CK分频成为多个分频信号，并根据这些分频信号中的每一个来控制延时量。因此，当电源电压波动时，关于各自的分频信号的影响是不相同的。

发明内容

于是，本发明的目的在于提供一种多相位DLL电路，在电源电压波动时，产生极少的偏移或占空比波动，还提供一种使用这种多相位DLL电路的半导体器件。

本发明的上述目的以及其它目的可由DLL电路来实现，所述DLL电路包括：

分频电路单元，对第一时钟信号分频，产生具有相位差的至少第一和第二分频信号；

第一延时调节电路，根据由相位检测电路依据第一时钟信号而产生的第一反馈信号，调节第一分频信号延时量；

第二延时调节电路，根据由占空比检测电路产生的第二反馈信号，调节第二分频信号延时量；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供该第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构。

第一时钟信号可为外部时钟信号，而第二时钟信号可为内部时钟信号，但第一和第二时钟信号并不限制于此。

第一反馈信号最好是表示在通过复制路径的第一分频信号基础上产生的第三时钟信号与第一时钟信号之间的边沿未对齐信号。第二反馈信号最好是表示第二时钟信号占空比的信号。

本发明的上述目的以及其它目的还可以由半导体器件来完成，所述半导体器件包括：上述DLL电路；输出缓冲器，输出与通过正常路径之第二时钟信号同步的输出数据；以及复制缓冲器，具有与输出缓冲器实质相同的电路结构，并输出与通过复制路径之第一分频信号同步的第三时钟信号。

本发明的半导体器件最好还包括设在复制路径与复制缓冲器之间，并且吸收输出缓冲器与复制缓冲器的工作速度之间差别的第三延时调节电路。在这种情况下，所述半导体器件最好还包括外接电源电压的供电终端，并且，第三延时调节电路与供电终端之间的距离，至少比第一时钟驱动器与供电终端之间的距离短。

根据本发明，发射分频信号的多个时钟驱动器具有实质相同的电路结构。因此，即使在电源波动的情况下，对于各分频信号的影响几乎相等。因此，可以防止DLL电路由于电源波动的功能退化。

因而，本发明非常优先地应用于要求输入和输出数据与外部时钟信号精确同步的半导体器件中，比如DDR同步存储器中。

附图说明

从以下参照附图对发明的详细描述，将使本发明的上述及其它目的、特征，以及优点变得愈为清楚，其中：

图1是表示本发明一种优选实施例DLL电路结构的方框图；

图2是表示图1所示输出控制电路和输出缓冲器详细结构的方框图；

图3是用于解释包含图1所示DLL电路之半导体器件的示意平面图；

图4是图3所示半导体器件中DLL电路详细布局的放大视图；

图5是用以说明在读出数据无效期间，对应于电源电压，时间周期变化的时序图；

图6是用于说明电源电压波动与读出数据占空比之间关系的时序图；

图7是通常所用的单相位DLL电路的框图；

图8是表示使用本发明优选实施例半导体存储装置的数据处理系统结构的方框图。

具体实施方式

下面将参照附图详细说明本发明的优选实施例。

图1是表示本发明一种优选实施例DLL电路结构的方框图。

如图1所示，本发明的DLL电路包括分频电路单元100、延时调节电路单元110，以及时钟驱动单元120。

所述分频电路单元100包括：分频电路101，它对外部时钟信号CK进行二分频，产生分频信号CK1；以及分频电路102，它对外部时钟信号CK进行二分频，产生分频信号CK2。确切地说，由分频电路101和102进行分频的信号，是通过使用比较器90比较外部时钟信号CK与反相信号/CK所得到的信号。为方便计，把比较器90的输出指定为外部时钟信号CK。

所述分频电路101和102产生具有相位差的分频信号。例如，当分频电路101执行由外部时钟信号CK上升沿触发的分频时，分频电路102执行由外部时钟信号CK下降沿触发的分频。以这样的方式，分频信号CK1和CK2的相位彼此相移90°。

所述延时调节电路单元110包括根据反馈信号FB1调节分频信号CK1延时量的延时调节电路111，以及根据反馈信号FB2调节分频信号CK2延时量的延时调节电路112。由相位检测电路113产生反馈信号FB1，而反馈信号FB2由占空比检测电路114产生。把其延时量受到延时调节电路111和112调节的两个分频信号CK1和CK2都提供给时钟驱动单元120。

所述时钟驱动单元120包括频率合成电路121，这个电路对从延时调节电路111和112输出的分频信号CK1和CK2进行合频，产生内部时钟信号LCLK。频率合成电路121可以由EXOR(异或)电路构成。将从频率合成电路121输出的内部时钟信号LCLK提供给时钟树单元130中的实际路径131。

所述时钟驱动单元120还包括两个时钟驱动器122和123。时钟驱动器122接收自延时调节电路111输出的分频信号CK1，并将所接收的信号提供给实际路径130中的复制路径132。时钟驱动器123接收自延时调节电路112输出的分频信号CK2。时钟驱动器123具有与时钟驱动器122相同的电路结构。

时钟驱动器122和123分别配置有分频电路152和153。分频电路152还对通过复制路径132的分频信号CK1进行分频，以减少功率消耗。因此，对于本发明而言，分频电路152并非必不可少的。当然，在省略分频电路152的情况下，也必须省略分频电路153，从而使时钟驱动器122和123具有相同电路结构。与图7所示的DLL电路不同，时钟驱动器122中没有设置延时调节电路。

提供时钟驱动器123，用以匹配分频信号CK1和CK2的负载，而不用它的输出。也就是说，时钟驱动器123是个虚设的电路。为了达到这样的目的，可以用虚设电容代替时钟驱动器123。然而，正如下面所说的，时钟驱动器122的负载跟着电源电压波动，而虚设电容不会产生这样的波动。因此，当用虚设电容代替时钟驱动器123时，电源电压变化时分频信号CK1和CK2的负载不相等。考虑到这样的情况，采用具有与时钟驱动器122相同电路结构的时钟驱动器123。

将通过时钟树单元130中的实际路径131的内部时钟信号LCLK提供给缓冲电路单元140中所包含的输出控制电路141。根据内部时钟信号LCLK，输出控制电路141控制向输出缓冲142器等提供输出数据的定时。把输出缓冲器142的输出提供给输入/输出数据终端DQ。

同时，通过延时调节电路143，把通过时钟树单元130中的复制路径132的分频信号CK1提供给复制缓冲器144。复制缓冲器144是一个输出与分频信号CK1同步之复制时钟信号RCLK的电路，并具有与输出缓冲器142实质相同的电路结构。输出缓冲器142执行与读出数据相对应的输出，而复制缓冲器144执行与分频信号CK1同步的时钟信号输出。

延时调节电路143是用于去掉出现于输入/输出数据终端DQ的读出数据与复制时钟信号RCLK之间差别的电路。如上所述，由于输出负载的差别，输出缓冲器142和复制缓冲器144具有工作速度差别，并且由于相位检测电路113的盲区，还具有延时量的差别。提供延时调节电路143来去掉由这些差别引起的定时差别。

在图7所示的DLL电路中，在时钟驱动单元中提供延时调节电路143之类的电路。然而，在把延时调节电路143设置在时钟驱动单元120中时，时钟驱动器122和123的电路结构不同。考虑到这一点，本实施例中将延时调节电路143设置在缓冲电路单元140中。有如下面所述的，本实施例中省略了与复制缓冲器144对应的输出控制电路。将延时调节电路143设置在本来要设置输出控制电路的闲置空间中。

把从复制缓冲器144输出的复制时钟信号RCLK反馈给相位检测电路113的反相输入端(-)。把外部时钟信号CK提供给相位检测电路113的同相输入端(+)。

按照这种方式，由相位检测电路113产生反馈信号FB1，这个信号与复制时钟信号RCLK边沿和外部时钟信号CK边沿之间的差别相对应，并且还将这个提供给延时调节电路111。延时调节电路111根据反馈信号FB1调节分频信号CK1的延时量，从而，使复制时钟信号RCLK的边沿与分频信号CK1的边沿对齐。

由于分频信号CK1是通过对外部时钟信号CK二分频所得到的信号，所以，延时调节电路111不能对外部时钟信号CK的两个边沿(上升沿和下降沿)都实行调整。也就是说，延时调节电路111调节分频信号CK1的延时量，从而把外部时钟信号CK的其中一个边沿(如上升沿)与分频信号CK1的边沿对齐。

这当中，把由频率合成电路121产生的内部时钟信号LCLK提供给占空比检测电路114。占空比检测电路114检测内部时钟信号LCLK的占空比，即在内部时钟信号LCLK具有高电平期间的时间周期。根据检测结果，占空比检测电路114产生反馈信号FB2。把反馈信号FB2提供给延时调节电路112。

延时调节电路112根据反馈信号FB2调节分频信号CK2的延时量。例如，当内部时钟信号LCLK的占空比太小时，增大分频信号CK2的延时量。当内部时钟信号LCLK的占空比太大时，减小分频信号CK2的延时量。

用有如上述的频率合成电路121对延时量调节的分频信号CK1和CK2进行合频，产生内部时钟信号LCLK。因此，在延时调节电路111的控制下，正确调节内部时钟信号LCLK的上升沿。在延时调节电路112的控制下，正确调节内部时钟信号LCLK的占空比。

图2是表示输出控制电路141和输出缓冲器142详细结构的方框图。

如图2所示，输出控制电路141包括：接收读出数据DRFIFO的控制器200，以及前置级电路211至21n，这些前置级电路211至21n分别接收从控制器输出的子读出数据DRD1至DRDn。输出缓冲器142包括分别与所述前置级电路211到21n对应的单元缓冲器221至22n。

根据读出数据DRFIFO，控制器200激活与内部时钟信号LCLK同步的子读出数据DRD1到DRDn当中的至少一个。子读出数据DRD1至DRDn的哪一个被激活通过选择信号MRR来指定。

将子读出数据DRD1至DRDn提供给对应的前置级电路211到21n。当激活子读出数据DRD1至DRDn时，前置级电路211至21n驱动对应的单元缓冲器221至22n。因此，当把输出缓冲142的阻抗设置成低值时，用选择信号MRR同时激活的子读出数据DRD1至DRDn数量增大，从而增大并行工作的单元缓冲器221至22n数量。当把输出缓冲142的阻抗设置为高值时，同时激活的子读出数据DRD1至DRDn数量减少，从而减少并行工作的单元缓冲器221至22n数量。

把阻抗控制信号DRZQ提供给前置级电路211到21n。也就是说，将单元缓冲221到22n配置成，用以精细地调节阻抗。指定单元缓冲器221至22n阻抗的信号是阻抗控制信号DRZQ。

这当中有如图1所示那样，复制缓冲器144并不具有输出控制电路141。确切地说，提供一个用于激活和分频信号CK1同步的复制缓冲器144的电路，也就是与如图2所示控制器200的一部分相对应的电路。然而，省略其它电路，如用于精细调节复制缓冲144阻抗的前置级电路。因而，与输出控制电路141相对应的区域被闲置，并且把延时调节电路143设置在这个区域。如上所述，延时调节电路143是去掉出现在输入/输出数据终端DQ的读出数据和复制时钟信号RCLK之间的差别的电路。

图3是用来说明包含本实施例DLL电路的半导体器件300布局的原理示意图。

图3所示的半导体器件300是比如DDR同步DRAM，包括四个存储单元区域301至304。把存储单元区域301和302之间的空间，以及存储单元区域303和304之间的空间用于焊盘行310，其中排列了多个焊盘，包括输入/输出数据终端DQ和电源终端。

在具有如此结构的半导体器件300中，大部分构成本实施例DLL电路的延时调节电路单元110和时钟驱动单元120，都被设置在存储单元区域301和303之间的区域。而时钟树单元130和缓冲电路单元140被设置在存储单元区域301和302之间的区域。

图4是半导体器件300中DLL电路详细布局的放大视图。

如图4所示，存储单元区域301和303之间的区域具有沿横向拉长的形状。因此，传输分频信号CK1的路径和传输分频信号CK2的路径在横向边靠边地排列。这些路径以对称布局的形式排列。尽管未予示出，但向这些路径供电的电源线也是对称排列的。因此，这些路径具有相同长度，并且使得对于分频信号CK1和CK2的电源电压波动，或者电源噪声的影响相等。

由于存储单元区域301和303之间的区域具有横向拉长的形状，所以，与焊盘行310的距离很长。因此，电源电压在该区域易于波动。因而，当把延时调节电路143设置在如图7所示DLL电路的时钟驱动器122旁边时，调节量会因电源电压波动而变化。考虑到这一点，本实施例中，把延时调节电路143设置在发生电源波动的焊盘行10旁边的区域，如图4所示。以这种方式，保证了用延时调节电路143调节的延时量的精度。

如上所述，不使用虚设电容而使用具有和时钟驱动器122相同电路结构的时钟驱动器123。因此，即使当该区域电源可能波动时，对于分频信号CK1和CK2的影响几乎相等。因此，减少了DLL电路由于电源波动的工作特性变化。

图5是说明读出数据无效期间，对应于电源电压，时间周期变化的时序图。

同步DRAM输出与外部时钟信号CK同步的读出数据。因此，读出数据在外部时钟信号CK的边沿发生变化(在DDR同步DRAM的情况中是两个边沿都发生变化)。需要一定时间周期，以改变读出数据。为了使读出数据输出定时和外部时钟信号CK正确地同步，把无效周期设置为对于外部时钟信号CK边沿对称是很重要的。

如图5所示，在电源电压具有所需要的值时，将在电源波动(±0)情况下的无效周期INV0设计成，使得关于外部时钟信号CK的边沿为对称的。用读出数据D0的输出结束时间END0与下一个读出数据D1的输出开始时间START0之间的时间周期定义所述无效周期INV0，比如参考特征A所指出的那样。

在本实施例的DLL电路中，输出结束时间END0和输出开始时间START0极少会依赖于电源电压，如图5所示者。因而，即使在电源电压波动时，无效周期INV0会保持对于外部时钟信号CK的边沿对称。也就是说，与外部时钟信号CK边沿同步地正确执行从读出数据D0到读出数据D1的切换，而不会受到电源波动的影响。

另一方面，假设用虚设电容代替时钟驱动器123，输出结束时间END1和输出开始时间START1会随着电源电压发生很大变化，如图5所示。更确切地说，在电源电压为高值(电源波动(+))时，输出结束时间END1和输出开始时间START1两者都被延后。因此，如参考特征B所指出的那样，相对于外部时钟信号CK的边沿，从读出数据D0到读出数据D1的切换被延后。在电源电压为低值(电源波动(-))时，输出结束时间END1和输出开始时间START1两者都被提前。因此，如参考特征C所指出的，相对于外部时钟信号CK的边沿，从读出数据D0到读出数据D1的切换被提前执行。

这样的背离会使读出数据信号质量退化。但在本实施例的DLL电路中，极少出现这样的背离。因此，实现高质量的信号。

特别是在DDR同步DRAM中，保证读出数据的占空比非常重要。如图6所示，在本实施例的DLL电路中，当提供给时钟驱动器122的电源电压VDD1波动时，提供给时钟驱动器123的电源电压VDD2也会类似地波动。因此，在分频信号CK1的边沿延后时，分频信号CK2的边沿会类似地被延后。因此，即使在电源电压波动时，从输入/输出数据终端DQ输出的读出数据占空比极少变得不足。

例如，本发明的半导体器件可以是比如DRAM之类的半导体存储装置。

图8是表示使用本发明优选实施例半导体存储装置的数据处理系统1000的结构方框图。本实施例的半导体存储装置是DRAM。

图8所示的数据处理系统1000包括数据处理器1020和半导体存储装置(DRAM)1030，本实施例通过系统总线1010互相连接。例如，数据处理器1020包括微处理器(MPU)和数字信号处理器(DSP)。然而，数据处理器1020的要素元素并不限于这些。在图8中，当数据处理器1020和DRAM 1030通过系统总线1010互相连接时，为了简化说明，数据处理器1020和DRAM1030可以经过本地总线，而不是经过系统总线1010实现互相连接。

尽管只绘制出一套系统总线1010，用以简化图8的说明，但可以根据需要而经连接器以串联或并联形式设置所述系统总线。在图8所示的存储系统数据处理器中，存储器装置1040、I/0装置1050，以及ROM 1060与系统总线1010相连。然而，这些不是本发明的本质要素。

存储装置1040包括硬盘驱动器、光盘驱动器和闪存。I/O装置1050包括如液晶显示器的显示装置，以及比如键盘和鼠标类的输入装置。I/O装置1050可以是输入装置和输出装置中的任何一个。另外，当在图8中画出每个要素元素时，每个要素元素的数量不限于一个，而可以是一个或多个。

本发明不在限于前述各实施例，而是可以在有如各权利要求所描述的本发明范围内代之以多种改型，而且，这些改型会自然地包括在本发明的范围内。

例如，本实施例中说明了将本发明应用到双相位DLL电路的情况。然而，本发明不限于该情况，并且可以广泛应用到多相位DLL电路上。尽管已经参考本发明的典型实施例，具体示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。

Claims

1.一种DLL电路，包括：

分频电路单元，对第一时钟信号进行分频，产生具有相位差的至少第一和第二分频信号；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

2.如权利要求1所述的DLL电路，其中，所述第二反馈信号表示第二时钟信号的占空比。

3.如权利要求1或2所述的DLL电路，其中，所述第一反馈信号表示根据通过复制路径的第一分频信号所产生的第三时钟信号和第一时钟信号之间的边沿未对准。

4.一种半导体器件，包括DLL电路、输出缓冲器和复制缓冲器，

所述DLL电路包括：

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构，

第一反馈信号表示根据通过复制路径的第一分频信号所产生的第三时钟信号与第一时钟信号之间的边沿未对准，

输出缓冲器输出与通过实际路径的第二时钟信号同步的输出数据，以及

复制缓冲器具有与输出缓冲器实质相同的电路结构，并且输出与通过复制路径的第一分频信号同步的第三时钟信号。

5.如权利要求4所述的半导体器件，其中，还包括设置在复制路径和复制缓冲器之间并吸收输出缓冲器和复制缓冲器工作速度之间差别的第三延时调节电路。

6.如权利要求5所述的半导体器件，还包括与电源电压外接的供电终端，

其中，第三延时调节电路和供电终端之间的距离至少比第一时钟驱动器和供电终端之间的距离短。

7.一种数据处理系统，包括数据处理器和与数据处理器相连的半导体存储装置，其中，所述半导体存储装置包括DLL电路、输出缓冲和复制缓冲器；所述DLL电路具有：

第二时钟驱动器，接收第二延时调节电路的输出，其中

输出缓冲器输出与通过实际路径之第二时钟信号同步的输出数据；

复制缓冲器具有与输出缓冲器实质相同的电路结构，并输出与通过复制路径的第一分频信号同步的第三时钟信号。