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CN100580904C - 一种集成电路管芯及在其上形成互连结构的方法 - Google Patents

一种集成电路管芯及在其上形成互连结构的方法 Download PDF

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Abstract

一种用于形成互连结构的方法，包括：形成嵌入第一电介质层(118)中的第一互连层(123)；通过所述第一互连层(123)表面上的原子层沉积，形成电介质钽氮化物阻挡层(150)；在所述第一互连层(123)和所述阻挡层(150)上沉积第二电介质层(134)；以及在所述电介质层(134)中向阻挡层(150)刻蚀通孔(154)。然后，通过所述通孔(154)将所述阻挡层(150)暴露在处理中，以将其从电介质相改变为导电相(180)，以及随后将所述通孔(154)用导电材料(123)进行填充。

Description

一种集成电路管芯及在其上形成互连结构的方法
技术领域
本发明涉及一种在集成电路管芯上形成互连结构的方法以及具有这种互连结构的集成电路领域。
背景技术
由于为了改善速度、功能性和成本，不断缩小ULSI(超大规模集成)电路的临界尺寸，与所述电路的互连部分相关的延迟和串扰成为限制速度和逻辑性能的因素。从铝互连到铜互连的最新进展已经实现了芯片上有线连接30％的电阻减少。
参考附图1，当在电介质层18中形成第一铜金属化23之后，在所述第一铜金属化上形成金属间电介质层25。当通过所述金属电介质层25向下面的第一铜金属化23形成通孔27或双镶嵌开口时，下面的一些铜被溅射，并重新沉积(在29处)到所述通孔27或双镶嵌开口的侧壁上。这导致所述金属间电介质层25的污染。当通孔刻蚀期间或之后铜线是开路时该问题更加严重。必须非常小心地打开通常用作铜线顶部的保护层的SiC或SiCN阻挡层(未示出)，以避免将铜再次溅射到所述通孔的侧壁上。
此外，在打开的通孔的灰化(ash)和清洗期间，很容易出现铜污染，特别是当采用基于RF氩(Argon RF-based)的预清洗时，发生将大量的铜再次溅射到所述通孔的侧壁上。基于He/H2DC等离子体的反应性预清洗(RPC)能够以最小的再次溅射量减少所述通孔底部上的CuO。然而，去除聚合物残留是RPC更大的问题，并且潜在地导致产量的损失。
因此，已经提出了一种所谓的“阻挡层优先”的集成工艺，其中省略了上述预清洗步骤。在通孔打开之后，沉积金属性阻挡层，紧接着进行再次溅射步骤以去除存在的全部阻挡层残留以及所述通孔底部处的任何氧化铜。然后，沉积附加的薄阻挡层以覆盖所述未接通(unlanded)或未对齐的通孔。然而，在所述通孔刻蚀步骤期间，仍然存在铜污染问题。
欧洲专利申请No.EP-A-1102315描述了在通孔或双波纹刻蚀期间防止所述金属间电介质层铜污染的方法，其中，在第一金属间电介质层中形成的铜金属化之上和外围第一金属间电介质层之上沉积导电保护层。然后，去除铜金属化之外的所述保护层，并且在所述保护层上沉积第二金属间电介质层，以及通过所述第二金属间电介质层向保护层刻蚀通孔，使得所述保护层防止刻蚀期间第二金属间电介质层的污染。然而，这种阻挡层面临选择性问题，因为在金属线之间的任何金属沉积都可能会增加金属线之间的电容性耦合，并且需要额外的集成开发。
现有技术中公知的是，如果如EP-A-1102315所述方法那样，将阻挡层选择性地沉积到所述金属线的顶部上，而不是传统的整张SiC或SiCN膜，可以避免通孔刻蚀期间潜在的铜污染。此外，因为省略了所述SiC或SiCN保护和刻蚀停止层，可以实现显著的电容性耦合的改进。
现有的自对准金属阻挡层集成方案大多基于选择性工艺，例如金属钨CVD或无电镀沉积合金(CoWP等)。这些阻挡层应该在粘附和机械强度、关于应力引入孔洞的电阻和电迁移方面，具有与所述传统电介质保护层一样好的阻挡层性能，具有防止铜扩散和侵蚀的有效效率。尽管与SiC覆盖层等相比，所述无电镀沉积膜表现出改进的可靠性性能，但是需要沉积相当厚的膜以获得所需铜扩散阻挡层性质。此外，这些阻挡层也面临着选择性问题，因为(如上解释的)在金属线之间的任何金属沉积可以进一步恶化漏电流特性，并且需要额外的集成开发。此外，所述无电镀生长的膜一般倾向于侧向生长，从而减小了电介质间隔，并且增加了所述线路之间的电容性耦合。作为替代，最近已经提出了基于铜表面改性的新型阻挡层(CuSiN)，缓和了所关心的所述选择性问题，同时在传输性能方面与其它选择性沉积的阻挡层技术等价。该方法的主要问题是阻挡层沉积之前所述通孔侧壁上潜在的铜二次溅射以及线路电阻的潜在增加。
发明内容
因此，本发明的目的是提供一种在集成电路管芯上形成互连结构的方法，从而避免金属间电介质层的铜污染，如果不能获得根据现有技术的沉积的金属阻挡层的100％选择性时，形成潜在的泄漏通路。
根据本发明，提出了一种在集成电路管芯上形成互连结构的方法，所述方法包括：在嵌入第一电介质层中的第一导电互连的表面上，选择性沉积电介质阻挡层；在所述电介质层和所述电介质阻挡层上沉积第二电介质层；在所述第二电介质层中向所述电介质阻挡层刻蚀通孔；执行将所述电介质阻挡层材料转变为导电材料的工艺，以便形成导电连接部分；以及将导电材料引入在所述第二电介质层中刻蚀的所述通孔中，以形成第二导电互连。
本发明还提供一种包括根据上述方法形成的互连结构的集成电路管芯。
因此，因为沉积时，上述阻挡层是电介质，不会遇到现有技术中当沉积金属阻挡层时不能获得100％选择性时出现的问题。仅将实际上需要导电的那部分阻挡层暴露在化学转变过程(通过上述通孔)，所以只有所述那部分阻挡层是导电的，而在所述互连之间虚假地沉积的任何阻挡层材料将保持电介质，并因此不增加所述结构中的电容性耦合。
在一个示范性实施例中，通过原子层沉积工艺沉积所述电介质阻挡层，通过所述原子层沉积工艺，可以实现生长率的原子尺度控制和沉积工艺的选择性。
在另一个示范性实施例中，在将所述第一电介质阻挡层转变为导电材料之前，在所述通孔的所述侧壁上沉积第二电介质阻挡层。其优点是：在所述转变工艺期间，不影响所述第二电介质层的低k介电常数。另外，所述导电互连的任何可能的二次溅射都不会对所述第二电介质层上产生恶化效果。在一个实施例中，可以将所述第二电介质阻挡层沉积(例如通过ALD或CVD)到所述通孔的侧壁和所述第一电介质阻挡层上，接下来只把在所述第一电介质阻挡层上的所述第二电介质层去除掉或转变为导电层，留下所述通孔侧壁上的电介质阻挡层。
有利地，所述电介质阻挡层是钽氮化物，按照其非导电Ta3N5相最初沉积在所述导电互连表面上。钽氮化物是众所周知的阻挡层材料，公知为具有优良的抗铜扩散阻挡层性能。此外，钽氮化物阻挡层相对易于集成到现有工艺流程中。在从所述气相沉积钽氮化物时，因为在原子层沉积工艺中经常遇到的低沉积温度，总是得到非导电的Ta3N5相。
由于上述原因，有利地，上述互连由铜形成，并且上述第一和第二电介质层可以包括硅氧化物基电介质，例如SiOC等。例如，可以通过诸如软氩等离子体处理，将Ta3N5相转变为导电TaN相，这在需要在所述结构的第一平面的所述互连和以上的相应互连之间形成低电阻连接时是相当重要的。
参考这里描述的所述实施例，本发明的这些和其它方面将是清除的，并且将参考所述实施例进行描述。
附图说明
现在仅作为示例并且参考附图描述本发明的实施例，其中：
图1是根据现有技术的互连结构的示意性剖面图；
图2a和图2b是示出了根据本发明形成互连结构的方法的示意性剖面图；以及
图3a至图3c是示出了根据本发明形成互连结构方法的示意性剖面图。
具体实施方式
因此，本发明的目的是通过在所述(优选地，铜)互连线上选择性沉积电介质阻挡层而不是金属阻挡层实现的。这避免了如果不能得到所需100％选择性时、对于所述线路之间的电容性耦合的任意贡献。
原子层沉积(ALD)是优选的沉积技术，用于由生长速率的原子尺度控制和沉积过程的选择性来沉积所述阻挡层。所述ALD沉积工艺的一些其它优点包括均匀和共形的沉积。所述选择的阻挡层材料是钽氮化物，因为其是公知的具有优良的抗铜扩散阻挡层性能的阻挡层材料。此外，钽氮化物阻挡层易于集成到现有的工艺流程中。
当使用ALD从气相沉积钽氮化物时，由于在原子层沉积中经常遇到的低沉积温度，总是得到非导电Ta3N5相。该电介质相的形成是与所述在前选择(金属-有机物或卤化物)无关的。然而，所述膜的生长行为依赖于所述表面的实际接合状态。曾经观察到在20到100个周期的连续前体曝光之后，在铜表面上沉积的Ta的量比在CVD SiOC类型材料上的大50到20倍，表示所述沉积过程中对铜的选择性。
参考附图2a，当在通孔127中已经沉积了铜123并且已经根据标准操作执行了化学机械抛光(CMP)之后，在金属线123和电介质的顶部上沉积ALD阻挡层150。ALD是用于沉积原子层精度膜的公知表面受控的逐层工艺。HF清洗将去除在SiOC电介质118上可能参与不必要的前体吸收的Si-OH键。优选地，通过使用五(二甲基氨基)钽(pentakisdimethyl amidotantalum)(PDMATP)和NH3作为前体，在200℃和275℃之间的温度窗口进行原子层沉积。典型地，前体曝光时间比每脉冲0.3-0.5秒长，以允许所有反应活性部位的完全饱和。当100个曝光周期后，在铜上获得厚度约5nm膜，足够用于覆盖的目的。由于对铜的较大选择性，将所述铜线123用Ta3N5电介质阻挡层150实质完全地覆盖。将只有非常少量的Ta3N5沉积在SiOC电介质上的线之间(＜1e15at/cm2)。总之所述Ta3N5岛(152-参见图2b)没有连接，而是隔离，因此它们对电容性耦合没有贡献。
前体吸收的选择性来自于SiOC表面118上的反应表面群的较低数量(主导性的惰性甲基群的存在)。因此，在生长的初始阶段期间，与铜相比，将小数量的前体分子化学吸附到SiOC表面上，因此解释了ALD工艺的选择性。如果在SiOC上施加大量周期，沉积会在已经沉积的材料上起主导性地位，并且会出现类似岛类类型的生长行为。如果表面活性表面群的初始密度很小，在岛彼此接触到之前需要大量周期。在图2中示出了ALD膜的表面覆盖作为不同表面预处理的函数。氩或氢离子的应用可以增强初始吸收部位的数目。只要避免任何等离子体表面处理，每周期生长率会保持很小。因此，只要选择性电介质盖的厚度不是太厚，就可以使线间电容最小化。注意，因为Ta3N5相的隔离特性，漏电流一直不是问题。
因此，可以将作为电介质阻挡层材料的Ta3N5选择性地沉积在铜线上。可以通过软氩等离子体处理将Ta3N5相转变成导电TaN相。当必须形成与上面金属水平的低电阻连接时这是重要的。已经研究了所述膜合成物上氩等离子体的效果。已经证明了通过在300W AC偏置下施加120秒Ar等离子体，将Ta/N比例从1.6减小到1.1。正如用通孔链上的参量测试结果所证明的，阻挡层膜的电阻率度显著下降。
然而，应该理解的是，存在可以采用的等离子体条件(例如直接/遥控、不同化学成分、不同功率、不同次数等)的整个范围，并且对本领域普通技术人员显而易见的是：所采用的合适条件将依赖于几个因素。例如，即使在刻蚀工艺期间使用的等离子能够将ALD Ta3N5保护层转变为导电层，其依赖于需要转化的ALD Ta3N5膜的厚度。如果厚度相对较小(比如说＜5nm)，可以将轻度等离子体用于实现转变工艺。然而，如果厚度大于5nm(从在通孔刻蚀工艺期间作为刻蚀停止层角色的方面看是有利的)，则可能需要用于转变工艺点不同等离子环境。当然，另一方面，优选地将膜形成为尽可能的薄，以避免低k侧壁的破坏，并且避免在线间的电介质Ta3N5沉积(并因此保持最小化的电容性耦合)。
参考附图3a，在保护程序之后，沉积用于下一个金属(互连)水平的低k电介质134(例如CVD SiOC膜)。在使通孔和线模160形成图案之后，刻蚀通孔154直到到达Ta3N5盖150为止。刻蚀停止在通孔154的底部，没有任何低k电介质134的二次溅射或污染的机会。
此时，可以在通孔154的侧壁和Ta3N5盖150上沉积(例如，通过ALD或CVD)其它电介质阻挡层(未示出)，接着必须刻蚀该电介质层以穿透至Ta3N5盖150或者转变成导电层，留下通孔154侧壁上的电介质阻挡层。该阻挡层的优点在于：将所述Ta3N5盖150转变成金属相的随后等离子体处理将不会影响所述电介质层134的低k特性。并且，这导致通孔154侧壁上的永久阻挡层，使得任何可能的铜二次溅射都不会产生退化效果。
如图3b所示，然后通过施加300W软氩等离子体处理17012秒，将电介质Ta3N5阻挡层150转变成金属TaN阻挡层180。可以照常在具有或不具有阻挡层二次溅射步骤的双波纹结构中沉积阻挡层和种子(seed)。使用该措施的优点是没有铜污染的机会，因为完全地包封了所述铜线。
最后，如图3c所示，在通孔154中沉积铜123，并且根据标准操作执行CMP。
本集成方法的优点如下：
由于电介质保护层上的刻蚀停止，避免了在通孔和沟槽侧壁上的铜二次溅射。
可以执行氩预清洗以从所述侧壁上去除聚合物残留，而没有铜二次溅射的风险。将侧壁上的任何二次溅射的Ta3N5材料转变成导电TaN相。
因为刻蚀停止不那么严格，可以使用单次刻蚀步骤代替两次刻蚀步骤。传统SiCiN刻蚀工艺要求大量的调谐，以在打开铜线的时刻停止。
因为可以从上述集成方案中省略上述传统工艺中的底部SiC.SiN层，减小了所述电介质的有效k值。
在大多数情况下，可以使用湿法清洗以去除通孔侧壁上的刻蚀残留物和铜。如果在现有技术工艺中使用渗水的低k材料，使用清洗液体是高度危险的，因为液体(具有溶解的铜)可以轻易地穿透到电介质中，从而不可避免地使电介质特性退化。在本发明中可以通过软溅射清洁Ar+去除残留物来代替湿法清洗。如果仍然需要湿法清洗，它至少不包括铜。
现有技术的SiN和SiC等离子体沉积的阻挡层的另一个问题是：顶部上的铜线和阻挡层之间的较差界面。该界面由于减小的电迁移电阻引起早期失效，而这个问题可以通过现有技术来克服。
应该注意的是，上述实施例所示不是限制本发明，本领域的普通技术人员在不脱离所附权利要求所限的本发明范围的情况下，将能够设计许多替代实施例。在权利要求中，不应该将括号中放置的任意参考符号解释为限制权利要求。术语“包括”等不排除在任何权利要求或说明书中整体所列元件或步骤以外的元件或步骤的存在。单数的元件不排除多个该元件，反之亦然。本发明可以通过包括几个分立元件的硬件来实现，也可以通过适当编程的计算机来实现。在列举了几种装置的设备权利要求中，可以由同一硬件来具体实现多个装置。唯一的事实在于在多个彼此不同的从属权利要求引用的某些措施不表示不能有利地使用这些措施的组合。

Claims (9)

1.一种在集成电路管芯上形成互连结构的方法，所述方法包括：
在嵌入第一电介质层(118)中的第一导电互连(123)的表面上选择性沉积电介质阻挡层(150)，所述电介质阻挡层可转变为导电层；
在所述第一电介质层(118)和所述电介质阻挡层(150)上沉积第二电介质层(134)；
在所述第二电介质层(134)中向所述电介质阻挡层(150)刻蚀通孔(154)；
执行将所述电介质阻挡层材料(150)中被通孔(154)所暴露的部分转变成导电材料(180)的工艺，以便形成导电连接部分(180)；以及
向在所述第二电介质层(134)中刻蚀的所述通孔(154)中引入导电材料(123)以形成第二导电互连。
2.根据权利要求1的方法，其中，通过原子层沉积工艺沉积所述电介质阻挡层(150)。
3.根据权利要求1的方法，其中，在所述将所述电介质阻挡层材料(150)中被通孔(154)所暴露的部分转变成导电材料(180)的工艺之前，至少在所述通孔(154)的侧壁上沉积另一种电介质阻挡层。
4.根据权利要求1的方法，其中，所述电介质阻挡层(150)是按照非导电Ta3N5相最初沉积在所述第一导电互连(123)的表面上的钽氮化物。
5.根据权利要求1的方法，其中，所述第一导电互连和所述第二导电互连(123)是由铜形成的。
6.根据权利要求1的方法，其中，所述第一电介质层和所述第二电介质层(118、134)包括硅氧化物基电介质。
7.根据权利要求1的方法，其中通过软氩等离子处理执行将所述电介质阻挡层材料(150)转变成导电材料(180)的工艺，以便形成导电连接部分(180)。
8.根据权利要求4的方法，其中，所述电介质阻挡层(150)是处于Ta3N5相的电介质阻挡层，通过等离子体处理，处于Ta3N2相的电介质阻挡层中被通孔(154)所暴露的部分被转变为导电TaN相。
9.一种包括互连结构的集成电路管芯，其中在所述集成电路上所述互连结构包括：
电介质阻挡层(150)，选择性地沉积在嵌入第一电介质层(118)中的第一导电互连(123)的表面上，所述电介质阻挡层可转变为导电层；
第二电介质层(134)，沉积在所述第一电介质层(118)和所述电介质阻挡层(150)上；
通孔(154)，在所述第二电介质层(134)中向所述电介质阻挡层(150)刻蚀所述通孔(154)；
导电连接部分(180)，通过将所述电介质阻挡层材料(150)转变成导电材料(180)的工艺来形成所述导电连接部分(180)；以及
第二导电互连，通过向在所述第二电介质层(134)中刻蚀的所述通孔(154)中引入导电材料(123)形成所述第二导电互连。
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