CN100538867C - 存储电路装置及其制造方法 - Google Patents

Abstract

本发明涉及存储电路装置(10)，其中存储器的部件位于两个不同的衬底上。其中存储单元阵列(16)位于一个衬底上。其中控制开关(38)位于另一衬底上。通过存储器的巧妙分割可以相当可观地减小其制造费用。

Description

存储电路装置及其制造方法

技术领域

本发明涉及存储电路装置，其具有用于存储单元阵列的衬底和用于驱动存储单元阵列的逻辑电路的衬底。

背景技术

在存储电路装置的情况中，在非易失性存储电路和易失性存储电路之间有区别：

-非易失性存储电路，甚至在切断存储电路的电源电压后还能恢复它们的存储内容，例如ROM电路(只读存储器)或EEPROM电路(电可擦除可编程只读存储器)，

-易失性存储电路，在切断存储电路的电源电压之后丢失它们的存储内容，例如DRAM电路(动态随机存取存储器)或SRAM(静态随机存取存储器)。

这些存储电路的共同之处是存储单元阵列和逻辑电路都位于一个衬底上，例如一个半导体衬底上，特别是在一个硅衬底上，作为例子，参见DE19819542。在所谓的嵌入系统中，将存储电路装置与处理器一起制作在一个衬底上。另一方面，还存在所谓的封装内系统电路，在该情况下，存储器芯片和处理器芯片设置在一个电路外壳中。在所谓的多芯片组件的情况下，一个电路也包含多个“标准电路”，例如存储电路和处理器电路。

发明内容

本发明的目的是规定一种能够简单且成本有效地制造的存储电路装置以及用于制造存储电路装置的简单方法。

借助于具有在本专利的权利要求1中所规定的特征的电路装置，可以获得涉及电路装置的目的。在从属权利要求中限定了其改进方案。

本发明是基于如下考虑：总生产费用关键取决于特定芯片区的生产费用。依靠存储电路装置的单元的高技术分割，特别是由于技术考虑，甚至能够在考虑额外的装配费用时以简单的方式获得相当可观的每芯片区的生产成本的减小，其中所述装配来将分开制造的组成部分相互连接。作为举例，如果用于制造子电路的方法步骤数量减小到仅在单个衬底上产生存储电路装置的三分之一，则该方法的实施变得简单得多。例如，对于每一子电路，涉及芯片区的生产费用减小到不到在单个衬底上制作存储电路装置时每一芯片区的生产费用的一半。用于两部分芯片区的额外生产费用所产生的生产费用远小于当仅在一个衬底上制造集成电路装置时所导致的生产费用。

因此，根据本发明的存储电路装置包括单元阵列衬底，其承载包含多个存储单元的集成存储单元阵列。每个存储单元包含至少一个晶体管，例如浮栅晶体管，或可选择包含晶体管和存储电容器。而且，根据本发明的存储电路装置包含逻辑电路衬底，其承载至少一个用于在存储电路装置的基本功能范围内来控制存储单元的存取的集成逻辑电路。所述基本功能为读、写或擦除存储单元阵列中的一个或多个存储单元的内容。在一种结构中，以取决于存在于存储电路的地址数据的方式来对存储单元阵列中的特定存储单元的选择，也关系到存储电路装置的基本功能。

在根据本发明的存储电路装置的情况中，逻辑电路衬底是与单元阵列衬底不同的衬底。特别地，已经在相互独立的制造方法中，制造了设置在两个衬底上的集成电路装置。

在根据本发明的电路装置的一个改进方案中，单元阵列衬底具有这样的衬底表面，这些表面仅在各侧上围绕单元阵列衬底而不围绕逻辑电路衬底。相反，逻辑电路衬底具有这样的衬底表面，这些表面仅在各侧上围绕逻辑电路衬底而不围绕单元阵列衬底。特别地，衬底表面为分开的区域或抛光的分开的区域。

在另一个改进方案中，存储单元阵列的存储单元为易失性存储单元。在一个可选择的改进方案中，存储单元阵列的存储单元为非易失性存储单元，特别地为所谓的快速存储单元，在该情况下，在每一擦除操作期间擦除多个存储单元。特别地，非易失性存储单元在单元阵列的制造中和外围电路的制造中展现出大量的技术差别。该差别随着最小值特征尺寸的减小和新存储原理的利用而变大，例如，在铁电或磁阻存储单元的情况下或在将非晶和结晶相之间的改变用于存储的存储单元的情况下。

在下一个改进方案中，逻辑电路衬底承载控制电路，该控制电路控制读取、写入以及擦除存储单元阵列中的存储单元时的顺序。特别地，必须借助于控制电路来确保控制信号的顺序。作为举例，在NOR型的非易失性存储器电路的情况下，将控制电路称为FACE(快速算法控制引擎)。在NAND型和其它类型的集成电路的情况下，存在相似的用于控制存储电路功能的中央控制电路。

可选择地或附加地，在下一个改进方案中，逻辑电路衬底包含读出放大器电路，借助于其可以确定存储单元的存储状态。

在另一改进方案中，逻辑电路衬底包含至少一个译码电路，该译码电路根据地址数据选择连接于存储单元阵列中的多个存储单元而不是存储单元阵列的所有存储单元的共用线。连接于存储单元阵列中的一行存储单元中的存储单元的共用线还被称为字线。字线连接于，例如，存储单元的晶体管的栅电极。连接于存储单元阵列中的一列存储单元中的存储单元的共用线还被称为位线。位线连接于，例如，存储单元的场效应晶体管的源极/漏极区。此外，在该改进方案中，对于每一个共用线，在单元阵列衬底与逻辑电路衬底之间存在导电连接，特别是下述连接类型中的一种连接：

-导电焊料焊接连接；

-导电粘性连接；

-导电熔接焊接连接；

-导电键合连接；

-通过固化含有溶剂的混合物产生的连接；例如根据EP0610709A1，或者

-贯穿存储单元衬底的整个厚度或逻辑电路衬底的整个厚度的金属化连接，参见DE19904751C1。

该法改进方案中，在衬底之间的连接数量取决于字线的数量和/或位线的数量。因此，作为举例，连接数量为1000以上、2000以上或3000以上，这取决于存储单元阵列的存储容量。

在根据本发明的电路装置的另一改进方案中，逻辑电路衬底承载至少一个处理器的电路装置，该处理器适合于处理程序指令，特别适合于处理存储在存储单元阵列中的程序指令。此外处理器还包含运算逻辑单元和控制单元，例如，其中执行微程序。在一个改进方案中，逻辑电路衬底包含用于两个处理器-即主处理器和协同处理器-的电路装置。例如，协同处理器为执行用于加密数据的加密算法的处理器。在一个结构中，将具有存储电路装置、处理器和协同处理器的电路装置并入到所谓的厚度小2mm的智能卡中。

在另一个改进方案中，单元阵列衬底承载至少一个传感器，例如电压传感器或电流传感器。另外或作为选择，在该改进方案中，单元阵列衬底包含模拟-数字转换器，例如用于将由传感器产生的模拟输出信号转换成数字数据。

在下一个改进方案中，单元阵列衬底的主区域和逻辑电路衬底的主区域位于两个相互平行的平面中，优选在垂直于一个主区域的方向上重叠。在这种情况下，与边缘区域相比较，主区域的面积远远大于边缘区域。在该改进的方案中，将两个衬底，如果适合，和电路装置的另外的衬底一个接一个地叠置。然而，与先前的衬底叠层相比较，在该方案的情况下，存储电路装置的组件位于衬底叠层的不同衬底上。

作为选择，还能够使用承载衬底，作为举例，在该衬底上，将相对于承载衬底横向定位的多个衬底排成行。在这种情况下，单元阵列衬底的主区域相对于逻辑电路衬底的主区域横向放置。

本发明还涉及用于制造存储电路装置的方法，该方法具有下述步骤：

-借助于第一系列方法步骤在存储单元衬底上制造集成存储单元阵列，

-借助于不同于第一系列的第二系列方法步骤，在与存储单元衬底分开的逻辑电路衬底上制造用于提供存储单元阵列的基本功能的集成逻辑电路，

-布置集成存储单元阵列和集成电逻辑电路以形成存储电路装置。

特别地，这两个系列的方法步骤涉及不同的制造技术，例如具有相互不同的最小特征尺寸的制造技术。在执行第二系列方法步骤之前执行第一系列方法步骤。然而，相反，还能够在第一系列方法步骤之前执行第二系列方法步骤。也能够在相同的制造场所或不同的制造场所同时执行两种方法步骤工序。当在相同的制造场所执行所述系列的方法步骤时，例如对于这两个方法的方法步骤使用不同的机器。当利用相同的机器时，相继执行不同系列的方法步骤。

上述与根据本发明的存储电路装置相关的技术效果对于根据本发明的方法同样是真实的。

在一个方案中，第一系列包括特别适合于存储单元阵列制造且在逻辑电路制造中不需要的方法步骤。相反地，在附加的或可选择的方案中，第二系列包含特别适合于逻辑电路制造且在存储单元阵列制造中不需要的方法步骤。该过程给出了一种方法，该方法包括两部分方法，且其总生产费用小于其中存储单元阵列和逻辑电路必须借助于相同的技术来制造的方法，或者其中对于逻辑电路或存储单元阵列必须分别在存储单元阵列的制造或者逻辑电路的制造中进行特殊折中的方法的费用。

附图说明

下面参考附图来阐述本发明的示例性实施例，其中：

图1示出两个衬底之间的电路装置的电路部件的划分，衬底之间有少量连接位置；

图2示出两个衬底之间的电路装置的电路部件的划分，在字线与位线之间有多个连接位置；

图3示出在电路装置的制造期间具有三个衬底的衬底叠层的横截面；

图4示出具有通过快速芯片安装技术连接的两个衬底的衬底叠层的平面图；

图5示出具有两个衬底的衬底叠层的横截面。

具体实施方式

图1示出电路装置10的电路方框图。存储电路的电路方框图位于电路装置10的左手部分12中。除存储电路之外设置在电路装置10中的附加电路位于电路装置10的右手部分14中。然而，附加电路在电路装置10的操作期间利用存储电路。

例如，存储电路为具有以非易失性方式存储电荷或具有以易失性方式存储电荷的存储单元的存储电路。在示例性的实施例中，存储电路包含两个或多个其中以矩阵型的方式按照行和列来排列存储单元的存储单元阵列16、18。将一行中的存储单元分别通过字线连接到存储单元阵列16和18的左手边缘处的字线驱动晶体管21、22。另一方面，位线将存储单元阵列16和18的一列中的存储单元分别连接到存储单元阵列18的下边缘处的位线驱动晶体管24。驱动晶体管20至24用于电平变换。

开关晶体管组26设置在两个存储单元阵列16和18之间。另一开关晶体管组28位于存储单元阵列16上方。开关晶体管组26和28的开关晶体管用于将存储单元阵列中的内部位线、或者所谓的本地位线连接到越过或穿过多个存储单元阵列16、18的位线。字线驱动晶体管20和字线驱动晶体管22分别由字线译码电路30和字线译码电路32驱动。译码电路30和32以取决于用于指定字线的地址数据的方式(例如通过仅向被选择的字线施加电压)来选择字线。

位线驱动晶体管24由位线译码电路来驱动，该位线译码电路以取决于用于标明位线的地址数据的方式来选择位线。位线译码电路为用于提供存储电路的基本功能的多个逻辑电路34中的一个。作为举例，逻辑电路34还包括所谓的读出放大器，借助于其可以确定存储单元的存储状态。

该存储电路还包括电荷泵36，其可以用于产生擦或写存储单元阵列中的存储单元所需的电压。此外，为了提供其基本功能，存储电路包括控制电路38，其在存储电路中执行高级控制功能，特别地：

-对编程、读取和/或擦除的控制，和

-对译码电路30、32、逻辑电路34和/或电荷泵36的控制。

在示例性的实施例中，电路装置10的右手部分包括：

-处理器40，例如构造成像商用微处理器那样，

-加密协同处理器42，其根据例如RSA算法(Revist，Schamir andAdlemann)或根据DES算法(数据加密标准)来工作，和

-传感器阵列44，具有多个电流和电压传感器且还具有用于将模拟传感信号转换为数字数据的多个模拟-数字转换器。

根据第一实例性实施例，在两个不同的衬底之间划分图1中示出的电路装置10的电路方框图，使得一个衬底承载传感器阵列44和存储电路中除控制电路38之外的所有部件，也就是说，由图1中的单个边界框起来的所有功能块，即：

-存储单元阵列16、18，

-字线驱动晶体管20、22，

-位线驱动晶体管24，

-字线译码电路30、32，

-逻辑电路34，

-电荷泵36，和

-传感器阵列44的传感器和转换器。

通过比较，在第一示例性实施例中，第二衬底承载由图1中的双线框包围的功能块，即：

-控制电路38，

-处理器40，和

-加密协同处理器42。

因此，仅存储电路的控制电路38位于第二衬底上，使得仅须在两个衬底上的电路之间制造相对较小数量的导电连接，例如小于100个连接，即所谓的焊料焊接突起。

图2示出根据本发明第二实施例的两个衬底之间的电路装置10的功能块的划分。在第二示例性实施例中，一个衬底包含由图2中的单个框包围的电路装置10的功能块，即：

-存储单元阵列16、18，

-字线驱动晶体管20、22，

-位线驱动晶体管24，

电荷泵36，和

传感器阵列44的传感器和转换器。

通过比较，根据第二示例性实施例，第二衬底包含由图2中的双线框包围的功能块，即：

-字线译码电路30、32，

-逻辑电路34，

-控制电路38，

-处理器40，和

-加密协同处理器42。

在第二示例性实施例中，两衬底之间的连接数量非常大，因为存储电路的每个字线和每个位线都被分配有连接。作为举例，几千个连接用来连接两个衬底。

图3示出在电路装置制造期间衬底叠层50的横截面，该电路装置包含例如与电路装置10中的那些相同或相似的功能块。衬底叠层50包含下面的底部衬底52、设置在底部衬底52上的中间衬底54和设置在中间衬底上的顶部衬底56。在图3示出的制造状态的情况下，底部衬底52仍为包含多个底部衬底52的半导体晶片的一部分，其中，在制造工艺结尾，将多个该底部衬底52相互分离开。作为举例，底部衬底52的厚度至少为中间衬底54或顶部衬底56的两倍。在第一示例性实施例中，中间衬底54和底部衬底56已经被单个化。在另一示例性实施例中，中间衬底54为承载多个中间衬底54的半导体晶片的一部分。顶部衬底56为承载多个顶部衬底56的半导体晶片的一部分。在这种情况下，中间衬底54和顶部衬底56与底部衬底52一起被单个化。

底部衬底52、中间衬底54和顶部衬底56分别承载互连62、64和66。在示意性实施例中，互连62、64和66分别位于底部衬底52、中间衬底54和底部衬底56的上部区域上。在另一示意性实施例中，在每一衬底中存在多层互连。在又一示意性实施例中，互连还位于底部衬底、中间衬底和/或顶部衬底56的背侧。不同衬底52至56的互连由垂直金属化68互连，例如通过底部衬底52与中间衬底54之间的金属化，或者通过顶部衬底56与底部衬底52之间的金属化(未示出)。

例如由固态电介质(诸如二氧化硅)，填充的绝缘间隔位于底部衬底52与中间衬底54之间且还位于中间衬底54与顶部衬底56之间。例如，存储电路的部件位于底部衬底52上。相反，同一存储电路的其它部件位于中间衬底54上。

图4示出包含设置于其上的底部衬底72和顶部衬底74的叠层70的平面图。在叠层70中没有包含更多的衬底。作为举例，由图1中的单边框起来的功能块位于底部衬底72上而由图1中的双边框起来的功能块位于顶部衬底74上。沿着其外围，底部衬底72承载用于连接键合引线的键合岛状物76，所述键合引线预定通向用于封装叠层70的外壳的连接管脚。例如，键合岛状物76具有大于50μm(微米)的长度和大于50μm的宽度，通常在各情况中为100μm。

例如，三行焊料焊接连接78位于底部衬底72与顶部衬底74之间，在示例性实施例中，总共有24个焊料焊接连接78。焊料焊接连接78终止于焊料焊接岛状物上，作为举例，该焊料焊接岛状物的宽度小于20μm且长度小于20μm，通常尺寸为10μm×10μm。根据快速芯片安装技术来制造焊料焊接连接78，该技术还被称为倒装技术或面对面(face to face)技术。

图5示出沿着一系列焊料焊接连接78的衬底叠层70的横截面。由底部衬底72承载的互连80与由顶部衬底74承载的互连82相对放置。

在另一示例性实施例中，以与上述不同的方式在两个衬底之间分割电路装置10的功能块。在另一示例性实施例中，电路装置10还包含其它功能块。

当制造具有小于250nm(纳米)且特别是小于或等于65nm的最小值特征尺寸的工艺时，使用上述制造方法可以高度受益。

由于应用本发明，将到目前为止已经制作在一个芯片上的电路装置考虑到制造费用而最优地分割成两个或更多局部芯片。然后通过三维集成来连接局部芯片。产品的性能保持相同或者甚至于有所提高。如此决定选择标准以使得每一个局部芯片仅包含有限数量的相互不同的部件。

可以在所谓的大块衬底的情况下或SOI(绝缘体上硅)衬底的情况下使用本发明。

下表示出在列1中列出的所谓的嵌入工艺与根据列2和3中列出的根据本发明的方法之间工艺步骤的比较，在所谓的嵌入工艺中，将非易失性存储电路和处理器安置在一个芯片上，而在根据本发明的方法中，制造两个局部芯片并稍后将其连接。

 

列1(嵌入)	列2(存储器)	列3(逻辑)
			STI(浅沟槽绝缘)	DTI(深沟槽绝缘)	STI(浅沟槽绝缘)
高电压(HV)n型阱	高电压(HV)n型阱
			HV p型阱	HV p型阱
中电压(MV)注入	中电压(MV)注入
			隧道窗口	隧道窗口

 

浮栅(FG)	浮栅(FG)
			LG-逐区地除去FG的区	LG-逐区地除去FG的区
n型阱		n型阱
			p型阱		p型阱
双栅氧化物	双栅氧化物
			叠置栅极的蚀刻	叠置栅极的蚀刻
基质注入	基质注入
			栅极图形化	栅极图形化	栅极图形化
HV-n-LDD(轻掺杂漏极)	HV-n-LDD(轻掺杂漏极)
			HV-p-LDD(轻掺杂漏极)	HV-p-LDD(轻掺杂漏极)
逻辑NFET沟道连接		逻辑NFET沟道连接
			(延伸)		(延伸)
Logic PFET沟道连接		Logic PFET沟道连接
			n+源极/漏极	n+源极/漏极	n+源极/漏极
p+源极/漏极	p+源极/漏极	p+源极/漏极
			硅化物阻挡	硅化物阻挡	硅化物阻挡
接触	接触	接触
			金属1	金属1	金属1
金属2	金属2	金属2
			通路1	通路1	通路1
金属3	金属3	金属3
			通路2	通路2	通路2
金属4	金属4	金属4
			通路3	通路3	通路3
经由最后的铜层到达互连		经由最后的铜层到达互连

 

AlCu转移焊盘		AlCu转移焊盘
			TV(钝化层到连接焊盘的开口)		TV(钝化层到连接焊盘的开口)

当考虑到它们各自的每种情况并当总体考虑时，根据表中的列2和3的工艺没有根据列1的工艺复杂。可以在不同的制造场所执行根据列2和3的工艺。

作为举例，在制作场所A根据列2使用铝金属化和氧化物金属间电介质-速度优化地-制造非易失性电路。相比较，在制作场所B根据列3使用铜金属化和介电常数小于3.9的电介质制造逻辑电路。与根据列1的方法相比较，该工序使得成本大大地降低。此外，在存储电路的局部芯片的情况下，能够使用深沟槽隔离，以最优化所占的区域。不能容易地将这种深沟槽和逻辑电路所需的浅沟槽隔离一起制造。因此，相当可观地减小了每mm²(平方米)硅衬底的成本。用于子电路连接的成本，例如借助于面对面技术，比作为分割成两个工艺的结果所节省的成本小。

局部芯片之间的连接数量取决于分割。在存储电路的情况下，字线和位线译码器包含逻辑晶体管。在上述第一示例性实施例的情况下，两个局部芯片都包含逻辑晶体管。然而，所选定的分割使得能够获得具有近80个连接的简单接口。然而，工艺复杂度高于第二示例性实施例中的。

第二示例性实施例包括通过字线部分和通过位线部分的分离。用于字线和位线译码器的逻辑晶体管安置在逻辑电路芯片上，而高电压和中电压晶体管安置在单元阵列衬底上。第二示例性实施例的情况中的工艺复杂度远远低于在第一示例性实施例的情况下的工艺复杂度。然而，在衬底之间需要更多的连接。从成本的立场出发，第二示例性实施例为优选的实施例。可以实现大量的连接，而在存储电路的存取时间方面，或通常而言在性能方面，没有任何损失或存在可接受的损失。

然而，在两个示例性实施例中，制造的总成本远远小于相应的嵌入技术的成本。该陈述对于非常小的芯片面积也保持真实，例如两个衬底的芯片面积总和小于5mm²。

本发明不仅可以应用于存储电路的分离还可以用于到目前为止仅制作在单个衬底上的其它电路，例如：

-可以将BICMOS电路(双极互补金属氧化物半导体)分成在一个衬底上的CMOS电路和在另一个局部衬底上的双极电路，或者

-可以将所谓的独立的快速存储器分割成在一个局部芯片上的状况机(state machine)和在另一个局部芯片上的单元阵列和译码器。

当创新方法用于制造最小特征尺寸小于或等于65nm的处理器时，所阐述的方法尤其可以用于在多个衬底上制作电路。这些技术实质上与用于制造快速存储电路的技术需求是不兼容的。

此外，由于物理约束，高电压或中电压晶体管不能受益于最小特征尺寸的减小，也就是说，用于制造逻辑电路的昂贵的掩模对于制造存储电路是没有利的。对于数字信号处理器同样如此，其中，模拟部件或电路不受益于数字信号处理器的逻辑电路的最小特征尺寸的减小。依靠在局部衬底之间分割可以避免这些缺点。

相比较，能够在一个衬底上，例如用于处理器40和系统处理器44的逻辑衬底上，制造分别具有处于低、中和高电压范围(例如0.1V(伏)、0.3V和0.5V)的阈值电压的逻辑晶体管。

特别地，利用多个芯片之间的有技巧的分割，可以更加简单地解决下述问题：

-涉及介电常数大于3.9的栅电介质的问题，特别是下述问题：

-在叠置栅电极的化学机械抛光过程中的问题；

-在基于ONO叠层(氧化物氮化物氧化物)的具有高介电常数的电介质的实现中的问题，特别是关于数据保持时间；

-这些电介质的各向异性蚀刻方法的获得问题，特别是各向异性离子蚀刻方法；

-在侧壁氧化的实现中的问题，例如电介质会结晶，

-介电常数小于3.9的金属间电介质，例如其对于较高电压的适用性，或者当键合到位于介电常数低的电介质中的薄互连上时的问题，

-硅的应变，例如由于ONO方法而受应力的硅的热不稳定性，

-特别是，如果用高温氧化物替换ONO叠层的顶部氧化物；

-由于侧壁氧化而受应力的硅的热不稳定性；

-由位错导致的硅应变，这影响数据保持时间

-上升的源或漏区以及所谓的移动位速率中的相关增加，度或者在硅-锗上的集成。

Claims (9)

1、一种存储电路装置(10)，

具有单元阵列衬底(52)，其承载包含于存储电路(12)中且包括多个存储单元的集成存储单元阵列(16)；

具有逻辑电路衬底(54)，其承载至少一个集成逻辑电路(30、38)，该集成逻辑电路在存储电路装置(10)的基本功能范围内来控制存储单元的存取；

逻辑电路衬底(54)为与单元阵列衬底(52)不同的衬底；

逻辑电路为包含于存储电路(12)中的控制电路(38)，该控制电路控制读取和/或写入存储单元阵列(16)的存储单元的内容时的顺序；

或者逻辑电路(30)为包含于存储电路(12)中的译码电路(30、34)，该译码电路以取决于地址数据的方式选择连接到存储单元阵列(16)的多个存储单元的字线或位线。

2、如权利要求1所述的电路装置(10)，其特征在于，单元阵列衬底(52)的衬底表面在各侧面仅包围单元阵列衬底(52)而不包围逻辑电路衬底(54)，和/或其特征在于存储单元为易失性或非易失性存储单元，特别是快速存储器的存储单元。

3、如权利要求1或2所述的电路装置(10)，其特征在于，控制电路(38)控制擦除存储单元阵列(16)中的存储单元的内容时的顺序，和/或其特征在于，逻辑电路衬底(54)承载读出放大器电路(34)，借助于该读出放大器电路可以确定存储单元的存储状态。

4、如前述权利要求1或2所述的电路装置(10)，其特征在于，字线连接到存储单元阵列(16)中的一行存储单元中的存储单元，和/或其特征在于，位线连接到存储单元阵列(16)中的一列存储单元中的存储单元，和/或对于每一共用线通过单元阵列衬底(52)与逻辑电路衬底(54)之间的导电连接。

5、如前述权利要求1或2所述的电路装置(10)，其特征在于，逻辑电路衬底(54)承载至少一个处理器(40、42)的电路装置，该处理器适合于处理程序指令，特别适合于处理存储在存储单元阵列中的程序指令，特别地，处理器(42)为在操作期间执行加密程序的程序指令，特别是存储在存储单元阵列(16)中的程序指令的加密处理器，和/或其特征在于单元阵列衬底(52)承载至少一个模拟电路，特别是电压传感器单元，和/或电流传感器单元(44)，和/或至少一个模拟-数字转换器单元，和/或数字-模拟转换器单元。

6、如前述权利要求1或2所述的电路装置(10)，其特征在于，单元阵列衬底(52)的主区域和逻辑电路衬底(54)的主区域位于相互平行的两个平面内，优选在垂直于主区域的方向上重叠，或其特征在于，单元阵列衬底的主区域相对于逻辑电路衬底的主区域横向放置。

7、一种用于制造集成电路装置(10)的方法，特别是用于制造如前述权利要求之一所述的电路装置的方法，其中执行下述步骤，而不受所指出的顺序的限制：

在存储单元阵列衬底(52)上制造集成存储单元阵列(16)；

在与存储单元衬底(52)分开的逻辑电路衬底(54)上制造用于提供存储单元阵列(16)的基本功能的集成逻辑电路；

布置集成存储单元阵列(52)和集成逻辑电路(54)以形成存储电路装置(10、50)；

逻辑电路为包含于存储电路(12)中的控制电路(38)，该控制电路控制读取和/或写入存储单元阵列(16)的存储单元的内容时的顺序；

或者逻辑电路(30)为包含于存储电路(12)中的译码电路(30、34)，该译码电路以取决于地址数据的方式选择连接到存储单元阵列(16)的多个存储单元的字线或位线。

8、如权利要求7所述的方法，其特征在于：制造集成存储单元阵列包含不包括在制造集成逻辑电路中的下述方法步骤中的至少一个：

制造深沟槽，特别是深度大于1μm或大于2μm的深沟槽；

制造用于大于6伏的电压的至少一个n型阱或n型层和/或至少一个p型阱或p型层，特别是具有适合于所述边缘处电压的掺杂梯度的所述阱或层；

制造隧道氧化物；

在两层氧化物层之间制造被绝缘的电极；

除去上述被绝缘电极上的所选电极；

制造厚度大于50nm的氧化物区；

制造用于大于6伏的电压的沟道连接区；

和/或其特征在于，制造集成逻辑电路包含不包括在制造集成存储单元阵列中的下述方法步骤中的至少一个：

制造浅沟槽，特别是深度小于1μm或小于0.5μm的浅沟槽；

制造用于小于5伏或小于2.5伏的电压的至少一个n型阱或n型层和/或至少一个p型阱或p型层；

制造用于小于5伏或小于2.5伏的电压的沟道连接区；

比制造集成存储单元阵列至少多制造一层金属化层。

9、如权利要求7或8所述的方法，其特征在于下述步骤：

借助于快速芯片安装技术或借助于3D集成方法布置存储单元衬底(52)和逻辑电路衬底(54)。

Images