CN100504826C - 改进的接口 - Google Patents

Abstract

一种使用多路复用数据/地址总线和控制信号在存储器设备处执行突发读访问的方法，包括：经由多路复用数据/地址总线在第一阶段中向存储器设备传送地址信息的第一部分；经由多路复用数据/地址总线在第二阶段中向存储器设备传送地址信息的第二部分；经由多路复用数据/地址总线从存储器传送系列数据字；在传送每个数据字时在存储器设备处转换控制信号的状态；以及中止系列数据字经由多路复用数据/地址总线从存储器的传送和控制信号的状态转换。

Description

改进的接口

技术领域

本发明的实施例一般地涉及在两个集成电路之间的接口，例如存储器和微处理器的接口或者存储器和DMA控制器的接口。

背景技术

一种常规的微处理器存储器接口包括地址总线、数据总线和控制总线。微处理器使用地址总线向存储器发送存储器地址。地址总线中地址信号线的数目依赖于存储器中可寻址存储器位置的数目。数据总线用来在写事务期间将数据从微处理器传送到存储器而在读事务期间将数据从存储器传送到微处理器。数据总线通常具有8*n条数据信号线，其中n是自然数。控制总线通常包括控制信号线，比如由微处理器用来控制存储器处的事务类型(读或者写)的写使能(WE)和比如用来同步事务的时钟信号(clk)。

在诺基亚移动电话中使用的当前闪存接口10在图1中示出。接口10具有专用9比特上地址总线2和16比特多路复用数据/地址总线4。它也具有控制总线6，该控制总线6包括：系统时钟信号线(外部时钟)3、片选信号线(CSX)5、读信号线(OEX)7、地址有效信号线(ADVX)9和就绪(Ready)信号线11。

在存储器访问的初始阶段期间，专用地址总线2传送9个最高有效地址比特而多路复用总线4同时传送16个最低有效地址比特。地址比特是在单个外部时钟周期的上升沿处传送的。当多路复用总线4正在运送地址信息时，地址有效信号线(ADVX)9由微处理器确立(assert)。此信号通常用来将来自地址总线2和多路复用总线4的地址信息锁存到存储器处的锁存设备中。

在存储器访问的随后部分中，没有使用地址总线2，而多路复用总线4用来在每一时钟周期运送一个数据字。串行地运送四个数据字D0、D1、D2和D3。

该接口还具有流控制机制，该机制允许存储器通过暂时地中止数据传送来为数据传送定步速。控制总线包括由存储器控制的就绪信号线11。就绪信号的状态指示了是否要传送数据字。在可以继续数据传送时就绪信号确立为高，而在中止继续数据传送时就绪信号确立为低。

在图1中图示了读存储器访问。在就绪信号线11由存储器确立为低之时延迟数据字D3从存储器到微处理器的传送。在从存储器传送第四数据字D3时就绪信号确立为高。

就绪信号线11实现了对存储器的定步速突发模式访问，包括穿越内部存储器页面边界。在突发模式访问中，如果有必要数据从在存储器的内部组织中使用的不同存储器段作为字的突发而读取。在取读下一存储器段时可以使用就绪信号来中止数据传送。

希望改进上述接口。

发明内容

根据本发明的一个实施例，提供了一种经由多路复用数据/地址总线将地址信息从控制器设备传送到目标设备的方法，包括：经由多路复用数据/地址总线在第一阶段中传送地址信息的第一部分；经由多路复用数据/地址总线在第二阶段中传送地址信息的第二部分，其中第一部分和第二部分是地址信息的不同部分，而第一阶段和第二阶段是不同的和连续的。

根据本发明的另一实施例，提供了一种用于经由多路复用数据/地址总线向目标设备传送地址信息的控制器设备，包括：定时装置，用于对第一阶段和跟随第一阶段的第二阶段进行定时；寻址装置，用于在第一阶段期间在多路复用数据/地址总线上提供地址信息的第一部分，以及用于在第二阶段期间在多路复用数据/地址总线上提供地址信息的第二部分，其中第一部分和第二部分是地址信息的不同部分。

根据本发明的另一实施例，提供了一种用于经由多路复用数据/地址总线接收从控制器设备传送的地址信息的目标设备，该目标设备包括：定时装置，用于对第一阶段和跟随第一阶段的第二阶段进行定时；寻址装置，用于在第一预定存储位置中存储在第一阶段期间在多路复用数据/地址总线上接收的地址信息的第一部分，以及用于在第二预定存储位置中存储在第二阶段期间在多路复用数据/地址总线上接收的地址信息的第二部分。

根据本发明的另一实施例，提供了一种使用单个控制信号对于在控制器设备与目标设备之间的数据传送进行选通和定步速的方法，包括：通过在传送数据字时改变控制信号的状态来选通数据字从目标设备到控制器设备的传送；以及通过禁止控制信号的状态改变来对数据字从目标设备到控制器设备的传送定步速。

根据本发明的另一实施例，提供了一种用于在控制器设备与目标设备之间传送数据的目标设备，该目标设备包括：接口，包括用于在目标设备与控制器设备之间传送数据的总线和用于向控制器提供控制信号的控制信号线；以及流控制装置，用于通过针对向总线提供的每个数据字改变控制信号的状态来选通数据到控制器的传送，以及用于通过维持控制信号的状态来对数据向控制器的传送定步速。

根据本发明的另一实施例，提供了一种用于在控制器设备与目标设备之间传送数据的控制器设备，该控制器设备包括：接口，包括用于在目标设备与控制器设备之间传送数据的总线和用于从目标设备接收控制信号的控制信号线；以及流控制装置，用于仅在控制信号的状态改变时锁存由目标设备在总线上提供的数据字。

根据本发明的另一实施例，提供了一种使用单个控制信号对于在控制器设备与目标设备之间的数据传送进行选通和定步速的方法，包括：通过针对每个数据传送改变控制信号的状态来选通从目标设备到控制器的数据传送；以及通过改变控制信号的状态来对从控制器到目标设备的数据传送定步速。

根据本发明的另一实施例，提供了一种使用多路复用数据/地址总线和控制信号在存储器设备处执行突发读访问的方法，包括：经由多路复用数据/地址总线在第一阶段中向存储器设备传送地址信息的第一部分；经由多路复用数据/地址总线在第二阶段中向存储器设备传送地址信息的第二部分；经由多路复用数据/地址总线从存储器传送系列数据字；在传送每个数据字时在存储器设备处转换控制信号的状态；以及中止系列数据字经由多路复用数据/地址总线从存储器的传送和控制信号的状态的转换。

本发明的实施例因此提供了一种具有数目减少的信号线或者具有较宽数据总线的较高性能的控制器设备/目标设备接口。

附图说明

为了更好地理解本发明，现在将仅作为例子参照附图，在附图中：

图1图示了现有技术的读存储器访问；

图2图示了经由接口连接的控制器设备和目标设备；

图3图示了具有定步速的4字突发读取；以及

图4图示了具有定步速的8字突发写入。

具体实施方式

图2图示了经由接口50连接的控制器设备30和目标设备40。控制器30设备典型地是微处理器、ASIC或者其他类型的能够向典型地是存储器设备的目标设备写数据和从该目标设备读数据的集成电路控制器。连接控制器30和目标40的接口50是新接口。将仅描述接口50中对于理解其操作的新颖方面所必需的那么多信号线。接口50可以包括以常规方式操作的附加未指定信号线。

接口50包括：双速率操作的N比特多路复用数据/地址总线4以及包括系统时钟信号线(外部时钟)3、读信号线(OEX)7、写使能信号线(WEX)1、地址有效信号线(ADVX)9和就绪信号线11’的控制总线6。接口50没有包括专用地址总线。

接口50使用新的多阶段寻址模式。取代了在时钟周期的上升沿处在单个传送过程中经由专用地址总线和多路复用总线同时提供地址信息，接口50在一系列连续传送过程中仅经由多路复用总线4提供地址信息。

地址传送可以是‘双速率’的，其中两个阶段的地址信息在一个外部时钟周期中被驱动到多路复用总线4上。第一地址传送阶段出现在第一时钟周期的上升沿处而第二地址传送阶段出现在第一时钟周期的下降沿处。第一地址传送阶段传送N比特而第二地址传送过程传送至多N比特。地址信息的最低有效比特在第一阶段中传送。这允许单个阶段短地址模式得以使用，其中在第一阶段中仅传送地址的最低有效比特而从先前的访问重新使用地址的最高有效比特。

接口50也具有流控制机制，该机制允许目标40通过暂时地中止数据传送在写访问或者读访问期间为该传送定步速。这实现了对目标40的定步速突发模式访问，包括穿越内部存储器页面边界。在突发模式存储器访问中，如果有必要数据从/到在存储器的内部组织中使用的不同存储器段作为字的突发来读取/写入。在取读/访问下一存储器段时可以使用流控制来中止数据传送。

接口50也具有选通(strobe)机制，该机制在读访问期间将目标40的响应与来自控制器30的请求在时间上去耦合。这就克服了在控制器30与目标40之间的相对时钟延迟这一问题，而此问题随着数据传送速率增加而变得更关键。这允许新接口50以较高的数据传送速率进行操作。目标40中的选通机制产生与传送的数据相同步的选通信号。因而在多路复用总线4上提供传送的数据的同时由控制器30接收到它。控制器30包括由锁存传送的数据的选通信号操作的锁存机制。

流控制机制和选通机制在读期间使用就绪信号11’，而流控制机制在写期间使用就绪信号11’。

与现有技术中一样，就绪信号11’由存储器控制。然而，在读访问期间，就绪信号11’的状态跳变的缺失被用于数据的定步速(这不同于现有技术中的就绪信号的状态)，而就绪信号11’的状态跳变被用作为用于将传送的数据钟控到控制器30中的选通信号。在写访问期间，就绪信号11’的状态被用于数据的定步速(与现有技术中一样)。

控制器30包括地址提供器机制32和流从属控制器34。与图1中示意性所示一样，地址提供器机制32接收地址信息33作为输入并且经由接口50连接到外部时钟信号线3、地址有效信号线9和多路复用总线4。流从属控制器接收控制信号35，该控制信号指示了使用该地址信息的访问应当是读访问还是写访问。它也经由接口50连接到外部时钟信号线3、写使能信号线WEX1、读使能信号线OEX7、就绪信号线11’和多路复用总线4。

目标40包括地址解读器机制42、地址锁存器44、存储器电路46和流主控制器48。与图1中示意性所示一样，地址解读器机制42连接到外部时钟信号线3、地址有效信号线ADVX9和多路复用总线4。流主控制器48连接到外部时钟信号线3、写使能信号线WEX1、读使能信号线OEX7、就绪信号线11’和多路复用总线4。它也被连接用来在读操作或者写操作被延迟时从存储器电路接收内部数据定步速信号43以及用来经由数据总线41向存储器46传送数据和从存储器46传送数据。

突发读访问

图3图示了具有定步速的4字突发读取。就绪信号11’被用来将数据选通到控制器30中。提供给控制器的每个新数据字D0、D1、D2、D3伴随有就绪信号11’的各自的状态改变S0、S1、S2、S3。可以通过保持就绪信号11’的状态和防止随后的跳变来为数据定步速。

当地址提供器机制32在第一时钟周期的上升沿处驱动和保持地址有效信号线ADVX为低、并且同时将N个最低有效地址比特驱动到多路复用总线4上时，开始读突发访问。地址提供器机制32然后在相同的第一时钟周期的下降沿处将其余地址比特驱动到多路复用总线4上而地址有效信号线ADVX保持为低。地址提供器机制32然后在下一时钟周期的上升沿处驱动和保持地址有效信号线ADVX为高，这指示了多阶段地址传送的结束。

地址解读器机制42通过把在多路复用总线4上接收的N个比特作为N个最低有效比特锁存到地址锁存器44中来对为低的地址有效信号ADVX9和外部时钟信号3的上升沿做出响应。地址解读器机制42通过把在多路复用总线上接收的比特，如果有的话，作为最高有效比特锁存到地址锁存器44中来对为低的地址有效信号和外部时钟信号的下降沿做出响应。

在没有定步速信号43时，流主控制器48在外部时钟信号的每个边沿E0、E1、E2处把经由数据总线41从存储器取回的不同数据字D0、D1、D2锁存到多路复用总线4上，并且同时转换就绪信号的状态。当第一数据字D0在外部时钟信号3的上升沿E0处被锁存到多路复用总线上时，就绪信号的状态在S0处被切换为低。就绪信号11’是外部时钟信号3经延迟后的倒置。

流从属控制器34使用就绪信号11’的每次跳变S0、S1、S2来锁存来自多路复用总线4的不同数据字D0、D1和D2。

当定步速信号43由存储器电路46确立时，流主控制器48继续在多路复用总线4上锁存当前数据字D2并且继续保持就绪信号11’的当前状态(低)。

由于就绪信号11’没有跳变，所以流从属控制器34没有锁存来自多路复用总线4的数据字并且读过程中止。

当定步速信号43解除确立时，流主控制器在外部时钟信号3的下一边沿E3处把经由数据总线41从存储器46取回的下一数据字D3锁存到多路复用总线4上，并且同时转换就绪信号的状态。

流从属控制器使用就绪信号的跳变S3来锁存来自多路复用总线4的数据字D3。

在上述例子中，使用了非归零的就绪信号11’。就绪信号因而可以保持于高状态或者低状态。这允许在任一点为任一长度的数据传送定步速。

一种可供选择的但是较为次优选的实现使用了归零的就绪信号11’。就绪信号因而仅能保持于低状态。在这一实现中，数据必须在字对中传送，因为只有在就绪信号11’为低时才可以出现定步速。

突发写访问

图4图示了具有定步速的8字突发写入。就绪信号11’的状态被用来将数据定步速到目标40中。低态会中止通向目标30的进一步数据传送而高态会启动通向目标30的进一步数据传送。

当地址提供器机制32在第一时钟周期的上升沿处驱动和保持地址有效信号线ADVX为低、并且同时将N个最低有效地址比特驱动到宽度为N的多路复用总线上时，开始写突发访问。地址提供器机制32然后在相同的第一时钟周期的下降沿处将其余地址比特驱动到宽度为N的多路复用总线上而地址有效信号线ADVX保持为低。地址提供器机制32然后在下一时钟周期的上升沿处驱动和保持地址有效信号线ADVX为高，这指示了地址传送的结束。

地址解读器机制42通过把在多路复用总线4上接收的N个比特作为N个最低有效比特锁存到地址锁存器44中来对为低的地址有效信号ADVX9和外部时钟信号3的上升沿做出响应。地址解读器机制42通过把在多路复用总线4上接收的比特，如果有的话，作为最高有效比特锁存到地址锁存器44中来对为低的地址有效信号ADVX9和外部时钟信号3的下降沿做出响应。

在控制器30中的流从属控制器32通过在外部时钟信号3的上升沿处确立WEX为低、然后在外部时钟信号3的每个连续边沿处每次一个数据字地将数据字D0、D1、D2、D3、D4钟控到多路复用总线上来开始数据传送。

当定步速信号43由存储器电路46确立时，流主控制器48通过在图中的点A处使就绪信号11’为低来解除确立来停止数据传送。

流从属控制器34通过在图中的点B处使写使能信号WEX解除确立来停止数据传送从而对为低的就绪信号11’做出响应。应该理解数据传送在就绪信号的状态改变之后的停止不是瞬时的。数据传送的停止(点B)在本例中相对于就绪信号11’的状态改变而言延迟了一个外部时钟周期。

当在一段时间以后的点C处使定步速信号解除确立时，流主控制器48通过保持就绪信号11’为高来重新确立该信号从而重新开始数据传送。

流从属控制器34通过在点D处确立写使能信号WEX1来开始数据传送从而对为高的就绪信号11’做出响应。应当理解，数据传送在就绪信号的状态改变之后的重新开始不是瞬时的。数据传送的重新开始(点D)在本例中相对于就绪信号11’的状态改变(点C)而言延迟了一个外部时钟周期。

虽然已经参照各种例子在前面的段落中描述了本发明的实施例，但是应当理解，在不脱离要求保护的本发明范围的情况下可以对给出的例子进行诸多修改。例如，虽然已经使用‘双速率’传送描述了地址信息的多阶段传送以及数据在控制器与目标之间的传送，其中在每个外部时钟周期，例如在该时钟周期的每个边沿，出现两次传送，但是本发明的其他实施例可以使用‘单速率’传送，其中在每个外部时钟周期，例如仅在该外部时钟信号的上升沿或者可选地仅在时钟的下降沿，仅出现一次传送。

此外，虽然已经使用两阶段的传送来说明地址的多阶段传送，但是应当理解可以使用N个阶段，其中N是大于1的自然数。

虽然在上述接口中，用于对地址的第一部分进行传送的第一阶段是在第一上升时钟沿处启动的而用于对地址的第二部分进行传送的第二阶段是在第二上升时钟沿处启动的，但是在其他实现中第一阶段是在第一下降时钟沿处启动的而第二阶段是在第二下降时钟沿处启动的。第一下降时钟沿和第二下降时钟沿是单个时钟周期中的连续相邻时钟沿。

Claims (28)

1.一种经由多路复用数据/地址总线将地址信息从控制器设备传送到目标设备的方法，包括：

经由所述多路复用数据/地址总线在第一阶段中传送地址信息的第一部分；

经由所述多路复用数据/地址总线在第二阶段中传送地址信息的第二部分，

其中所述第一部分和所述第二部分是所述地址信息的不同部分，而所述第一阶段和所述第二阶段是不同的和连续的；

其中所述第一阶段在第一时钟沿处启动，所述第二阶段在第二时钟沿处启动，所述第一时钟沿和所述第二时钟沿是单个时钟周期中的连续相邻时钟沿。

2.如权利要求1所述的方法，其中所述第一时钟沿是第一时钟周期的上升沿，而所述第二时钟沿是所述第一时钟周期的下降沿。

3.如权利要求1所述的方法，其中所述地址信息仅经由所述多路复用数据/地址总线而不经由专用地址总线来传送。

4.如任一前述权利要求所述的方法，其中所述第一部分是所述地址信息的最低有效部分。

5.一种用于经由多路复用数据/地址总线向目标设备传送地址信息的控制器设备，包括：

时钟，用于对第一阶段和跟随所述第一阶段的第二阶段进行定时，其中所述时钟可操作用以在时钟信号的第一边沿处启动所述第一阶段、以及在所述时钟信号的第二边沿处启动所述第二阶段，其中所述第一边沿和所述第二边沿是单个时钟周期中的连续相邻边沿；

地址提供器机制，用于在所述第一阶段期间在所述多路复用数据/地址总线上提供地址信息的第一部分，以及用于在所述第二阶段期间在所述多路复用数据/地址总线上提供地址信息的第二部分，其中所述第一部分和所述第二部分是所述地址信息的不同部分。

6.如权利要求5所述的控制器设备，其中所述第一边沿是所述时钟的第一周期的上升沿，而所述第二边沿是所述时钟的所述第一周期的下降沿。

7.一种用于经由多路复用数据/地址总线接收从控制器设备传送的地址信息的目标设备，所述目标设备包括：

时钟，用于对第一阶段和跟随所述第一阶段的第二阶段进行定时，其中所述时钟被设置用以从所述控制器设备接收时钟信号，其中所述时钟可操作用以将所述第一阶段定时为从所述时钟信号的第一边沿到所述时钟信号的相邻第二边沿、以及将所述第二阶段定时为从所述时钟信号的所述第二边沿到所述时钟信号的相邻第三边沿；

地址解读器机制，用于在第一预定存储位置中存储在所述第一阶段期间在所述多路复用数据/地址总线上接收的地址信息的第一部分，以及用于在第二预定存储位置中存储在所述第二阶段期间在所述多路复用数据/地址总线上接收的地址信息的第二部分。

8.如权利要求7所述的目标设备，其中所述第一边沿是所述时钟的第一周期的上升沿，而所述第二边沿是所述时钟的所述第一周期的下降沿。

9.如权利要求7所述的目标设备，其中所述第一预定存储位置用于存储所述地址信息的最低有效部分。

10.如权利要求7至9中任一权利要求所述的目标设备，可操作为存储器设备。

11.一种使用控制信号对于在控制器设备与目标设备之间的数据传送进行选通和定步速的方法，包括：

通过在传送数据字时改变信号线的状态以提供所述控制信号来选通所述数据字通过数据总线从所述目标设备到所述控制器设备的传送，其中所述信号线不同于所述数据总线；以及

通过禁止所述信号线的状态改变来对数据字从所述目标设备到所述控制器设备的正在进行的传送定步速。

12.如权利要求11所述的方法，其中所述信号线的状态由所述目标设备控制。

13.如权利要求11所述的方法，其中所述禁止所述信号线的状态改变的步骤可以在所述信号线处于任何状态之时发生。

14.如权利要求11所述的方法，其中所述方法包括：在突发读取期间，通过在传送每个数据字时改变所述信号线的状态来选通系列数据字从所述目标设备到所述控制器设备的传送，而通过禁止所述信号线的状态改变来对所述系列数据字从所述目标设备到所述控制器设备的传送定步速。

15.如权利要求11所述的方法，其中所述改变所述信号线的状态的步骤响应于由所述控制器提供的时钟信号的每个边沿而发生。

16.如权利要求11至15中任一权利要求所述的方法，其中所述方法包括：在突发写入期间，通过在所述目标设备处改变所述信号线的状态来对数据字从所述控制器设备到所述目标设备的传送定步速。

17.一种用于与控制器设备传送数据的目标设备，所述目标设备包括：

接口，包括用于在所述目标设备与所述控制器设备之间传送数据的数据总线和用于向所述控制器设备提供控制信号的信号线，其中所述信号线不同于所述数据总线；以及

选通机制，用于通过针对向所述总线提供的每个数据字改变所述信号线的状态来选通数据通过所述数据总线到所述控制器设备的传送，以及流控制机制，用于通过维持所述信号线的状态来对数据向所述控制器设备的正在进行的传送定步速。

18.如权利要求17所述的目标设备，其中所述总线是多路复用数据/地址总线。

19.如权利要求17所述的目标设备，其中所述流控制机制维持处于任何状态的所述信号线的状态。

20.如权利要求17所述的目标设备，其中所述接口包括用于从所述控制器接收时钟信号的时钟信号线，其中所述流控制机制被设置用以响应于所述时钟信号的每个边沿而改变所述信号线的状态。

21.如权利要求17所述的目标设备，其中所述流控制机制还可额外地操作用以通过改变所述信号线的状态来对数据从所述控制器的传送定步速。

22.如权利要求17至21中任一权利要求所述的目标设备，可操作为存储器设备。

23.一种用于与目标设备传送数据的控制器设备，所述控制器设备包括：

接口，包括用于在所述目标设备与所述控制器设备之间传送数据的数据总线和用于从所述目标设备接收控制信号的信号线，其中所述信号线不同于所述数据总线；以及

流控制机制，用于仅在所述信号线的状态改变时锁存正在进行的数据字传送期间由所述目标设备在所述总线上提供的数据字。

24.如权利要求23所述的控制器设备，其中所述总线是多路复用数据/地址总线。

25.如权利要求23所述的控制器设备，其中所述接口包括用于向所述目标设备提供时钟信号的时钟信号线。

26.如权利要求23、24或25所述的控制器设备，其中所述流控制机制可操作用以在所述信号线的状态改变时中止数据经由所述总线向所述目标设备的传送。

27.一种使用控制信号对于在控制器设备与目标设备之间的数据传送进行选通和定步速的方法，包括：

通过针对每个数据传送改变信号线的状态以提供控制信号而选通通过数据总线从所述目标设备到所述控制器设备的数据传送，其中所述信号线不同于所述数据总线；以及

通过改变所述信号线的状态来对从所述控制器设备到所述目标设备的正在进行的数据传送定步速。

28.一种使用多路复用数据/地址总线和控制信号在存储器设备处执行突发读访问的方法，包括：

经由所述多路复用数据/地址总线在第一阶段中向所述存储器设备传送地址信息的第一部分；

经由所述多路复用数据/地址总线在第二阶段中向所述存储器设备传送地址信息的第二部分；

经由所述多路复用数据/地址总线从所述存储器传送系列数据字；

在传送每个数据字时转换信号线的状态以在所述存储器设备处提供所述控制信号，其中所述信号线不同于所述多路复用数据/地址总线；以及中止所述系列数据字经由所述多路复用数据/地址总线从所述存储器的正在进行的传送和所述信号线的状态的转换。

Images