CN100483241C - 液晶显示装置、栅极驱动电路及其驱动电路单元 - Google Patents

Abstract

一种液晶显示装置中的驱动电路单元，制作于玻璃基板上，并用以输出驱动信号，该驱动电路单元包含第一晶体管、辅助输入单元以及第二晶体管。第一晶体管的栅极端接收输入信号，其第一端电性耦接于电压源，其第二端用以输出第一信号。辅助输入单元电性耦接于第一晶体管的第二端，并接收第一信号以及时序信号以输出第二信号。第二晶体管的栅极端电性耦接于辅助输入单元并接收第二信号，其第一端接收时序信号，其第二端用以输出驱动信号。在此亦揭露一种液晶显示装置与门极驱动电路。

Description

液晶显示装置、栅极驱动电路及其驱动电路单元

【技术领域】

本发明是有关于一种驱动电路及其驱动电路单元，且特别是有关于一种液晶显示器中的栅极驱动电路及其驱动电路单元。

【背景技术】

在近来用于液晶显示器的栅极驱动电路中，其作法是在玻璃基板上制作包含多个驱动电路单元的栅极驱动电路，并利用这些驱动电路单元依序输出栅极驱动信号至扫描线中，如此便可取代使用一般的栅极驱动集成电路(IC)，进而节省使用栅极驱动IC的昂贵成本。

图1系绘示习知栅极驱动电路中的驱动电路单元的示意图。在此系以第K级的驱动电路单元为例，当晶体管M1接收来自第(K-1)级驱动电路单元所输出的栅极驱动信号SN_K-1之后，晶体管M1会因此导通，使得电压源VCC的信号通过晶体管M1传送至节点P，藉以导通晶体管M2。而后，待时序信号CLK为高位准时，时序信号CLK再通过晶体管M2输出，以作为栅极驱动信号SN_K。此种作法系通过拉抬晶体管M2的栅极端的电压，进而缩短输出的栅极驱动信号SN_K的上升时间(rising time)；亦即，在晶体管M1导通时先拉抬节点P的电压，而后在晶体管M2接收时序信号CLK时，再次拉抬节点P的电压，以加速晶体管M2开启的时间，而缩短输出信号SN_K的上升时间。

然而，由于制作薄膜晶体管所使用的非晶硅(a-Si)其迁移率非常小，且一般只使用n型的薄膜晶体管作为开关使用，因此在栅极驱动信号输出之后，薄膜晶体管并无法迅速地立即关闭，使得输出的栅极驱动信号的下降时间(falling time)过长，而导致输出的栅极驱动信号会与下一级输出的栅极驱动信号在时间上重叠；亦即，两条扫描线会因而被同时驱动，使得写入数据可能发生不正确的情形。

因此，有必要提出一种驱动电路单元，可藉以改善扫描线被同时驱动的问题，避免数据写入错误的情形发生。

【发明内容】

本发明之一技术样态系关于一种液晶显示装置的驱动电路单元。此种驱动电路单元系制作于一玻璃基板上，并用以输出一驱动信号，其包含一第一晶体管、一辅助输入单元以及一第二晶体管。第一晶体管的栅极端系接收一输入信号，其第一端系电性耦接于一电压源，其第二端系用以输出一第一信号。辅助输入单元系电性耦接于第一晶体管的第二端，并接收第一信号以及一时序信号以输出一第二信号。第二晶体管的栅极端系电性耦接于辅助输入单元并接收第二信号，其第一端系接收时序信号，其第二端系用以输出驱动信号。

本发明的另一技术样态系关于一种栅极驱动电路。此种栅极驱动电路系制作于一玻璃基板上，并包含多个驱动电路单元，用以驱动一液晶显示器中的多条扫描线，且驱动电路单元依序分别输出一栅极驱动信号至相对应的扫描线之一。每一驱动电路单元另包含一第一晶体管、一辅助输入单元以及一第二晶体管。第一晶体管的栅极端系接收由上一级驱动电路单元所输出的栅极驱动信号，其第一端系电性耦接于一电压源，其第二端系用以输出一第一信号。辅助输入单元系电性耦接于第一晶体管的第二端，并接收第一信号以及一时序信号以输出一第二信号。第二晶体管的栅极端系电性耦接于辅助输入单元并接收第二信号，其第一端系接收时序信号，其第二端系用以输出栅极驱动信号，并将栅极驱动信号传送至下一级驱动电路单元。

本发明的另一技术样态系关于一种液晶显示装置。此种液晶显示装置包含多条数据线、多条扫描线、一数据线驱动器以及一栅极驱动电路。扫描线与数据线交叉形成一显示数组，而数据线驱动器则耦接数据线并产生多个影像信号至数据线。栅极驱动电路系制作于玻璃基板上，并包含多个驱动电路单元用以驱动扫描线，且驱动电路单元依序分别输出一栅极驱动信号至相对应的扫描线之一。每一驱动电路单元另包含一第一晶体管、一辅助输入单元以及一第二晶体管。第一晶体管的栅极端系接收由上一级驱动电路单元所输出的栅极驱动信号，其第一端系电性耦接于一电压源，其第二端系用以输出第一信号。辅助输入单元系电性耦接于第一晶体管的第二端，并接收第一信号以及一时序信号以输出第二信号。第二晶体管的栅极端系电性耦接于辅助输入单元并接收第二信号，其第一端系接收时序信号，其第二端系用以输出栅极驱动信号，并将栅极驱动信号传送至下一级驱动电路单元。

根据本发明，应用前述栅极驱动电路及其驱动电路单元可藉以控制输出的栅极驱动信号的上升时间，避免同时驱动两条扫描线而导致写入数据不正确的情形发生。

【附图说明】

图1系绘示习知栅极驱动电路中之一驱动电路单元的示意图。

图2系绘示依照本发明液晶显示装置实施例的示意图。

图3系绘示图2中一种驱动电路单元的示意图。

图4系绘示图2中另一种驱动电路单元的示意图。

图5系绘示图3中驱动电路单元动作的时序图。

【具体实施方式】

请参照图2，其绘示依照本发明实施例之一种液晶显示装置的示意图。液晶显示装置200包含多条数据线D₁…D_N、多条扫描线G₁…G_N、一数据线驱动器202以及一栅极驱动电路204。数据线驱动器202耦接数据线D₁…D_N，并传送多个影像信号至数据线D₁…D_N。栅极驱动电路204系制作于一玻璃基板(未绘示)上，并包含多个驱动电路单元210用以驱动扫描线G₁…G_N，且依序分别输出栅极驱动信号SN₁…SN_N至相对应的扫描线G₁…G_N。数据线D₁…D_N与扫描线G₁…G_N交错形成显示数组220，且此显示数组220系根据数据线D₁…D_N中传送的影像信号以及扫描线G₁…G_N中传送的栅极驱动信号，将影像显示出来。

图3系绘示图2中一种驱动电路单元的示意图。本实施例系以第K级的驱动电路单元为例，且驱动电路单元包含一晶体管Q1、一晶体管Q2以及一辅助输入单元300a，其中晶体管Q1和Q2在本实施例中系分别为一N型金氧半导体(NMOS)晶体管。晶体管Q1的栅极端系接收由上一级—即第(K-1)级—驱动电路单元所输出的栅极驱动信号SN_K-1其漏极端系电性耦接于一电压源VCC，而其源极端则用以输出一第一信号FS。辅助输入单元300a系电性耦接于晶体管Q1的源极端，并接收其所输出的第一信号FS以及一时序信号CLK，藉以输出一第二信号SS。晶体管Q2的栅极端系电性耦接于辅助输入单元300a，并接收第二信号SS，其漏极端系接收时序信号CLK，而其源极端则用以输出栅极驱动信号SN_K以驱动扫描线G_K，并将栅极驱动信号SN_K传送至下一级—即第(K+1)级—驱动电路单元中。

此外，辅助输入单元300a中可另包含—晶体管Q3，且晶体管Q3在本实施例中亦为一NMOS晶体管。晶体管Q3的栅极端系电性耦接于晶体管Q1的源极端，其漏极端系接收时序信号CLK，而其源极端则电性耦接于晶体管Q2的栅极端，并用以输出第二信号SS。以较佳实施例而言，晶体管Q3可为一大尺寸的NMOS晶体管，亦即其具有较大的信道宽度长度比(W/L)。

请参照图4，其绘示图2中另一种驱动电路单元的示意图。相较于图3，本实施例的辅助输入单元300b可另包含一晶体管Q4以及一晶体管Q5，其中晶体管Q4和Q5在本实施例中亦分别为一NMOS晶体管。晶体管Q4和Q5的栅极端均电性耦接于晶体管Q1的源极端，晶体管Q4和Q5的漏极端均接收时序信号CLK，而晶体管Q4和Q5的源极端则均电性耦接于晶体管Q2的栅极端，并用以输出第二信号SS。以较佳实施例而言，晶体管Q4和Q5可分别为一大尺寸的NMOS晶体管，且各为不同尺寸，亦即具有不同的信道宽度长度比(W/L)。

以下将以一实施例说明驱动电路单元的操作情形，其中图3的驱动电路单元与图4的驱动电路单元在动作上大致相同。图5系绘示图3中驱动电路单元动作的时序图。请参照图3及图5，当在时间t1时，上一级—即第(K-1)级—驱动电路单元所输出的栅极驱动信号SN_K-1会传送至晶体管Q1，使得晶体管Q1导通。此时电压源信号VCC会通过晶体管Q1的源极端输出，以作为第一信号FS而储存于晶体管Q3的栅极端，且晶体管Q3系为导通的状态。由于晶体管Q3此时所接收的时序信号CLK系位于低位准状态，所以节点P亦位于低位准状态，使得晶体管Q2仍然呈现关闭的状态。

当在时间t2时，由于晶体管Q3所接收的时序信号CLK系位于高位准状态，因此时序信号CLK会通过晶体管Q3的源极端输出，以作为第二信号SS，且节点P亦位于高位准状态，使得晶体管Q2导通。此时，时序信号CLK便会通过晶体管Q2的源极端输出，以作为栅极驱动信号SN_K。如此一来，便可通过设计晶体管Q3的大小来控制节点P的充电速度，亦即通过设计晶体管Q3的大小来控制晶体管Q2的导通速度，进而决定栅极驱动信号的输出时间(上升时间)。

由上述本发明的实施例可知，应用此栅极驱动电路及其驱动电路单元可藉以控制输出的栅极驱动信号的上升时间，避免同时驱动两条扫描线而导致写入数据不正确的情形发生。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (12)

1.一种液晶显示装置的驱动电路单元，制作于一玻璃基板上，用以输出一驱动信号，该驱动电路单元包含：

一第一晶体管，具有栅极端、第一端和第二端，该栅极端系接收一输入信号，该第一端系用以接收电压信号，该第二端系用以输出第一信号；

一辅助输入单元，电性耦接于该第一晶体管的第二端，并接收该第一信号及一时序信号，以输出第二信号；以及

一第二晶体管，具有栅极端、第一端和第二端，该第二晶体管的栅极端系电性耦接于该辅助输入单元并接收该第二信号，该第二晶体管的第一端系接收该时序信号，该第二晶体管的第二端系用以输出该驱动信号；

其中，该辅助输入单元进一步包含：

一第三晶体管，具有栅极端、第一端和第二端，该第三晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第三晶体管的第一端系接收该时序信号，该第三晶体管的第二端系电性耦接于该第二晶体管的栅极端并用以输出该第二信号；

通过设计所述第三晶体管的大小以控制所述第二晶体管的导通速度，进而以控制所述第二晶体管的栅极驱动信号的上升时间。

2.根据权利要求1所述的驱动电路单元，其特征在于，该第一晶体管、该第二晶体管及该第三晶体管均为N型金氧半导体(NMOS)晶体管，且该第一晶体管、该第二晶体管及该第三晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管及该第三晶体管的第二端系为一源极端。

3.根据权利要求1所述的驱动电路单元，其特征在于，该辅助输入单元包含：

一第四晶体管，具有栅极端、第一端和第二端，该第四晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第四晶体管的第一端系接收该时序信号；以及

一第五晶体管，具有栅极端、第一端和第二端，该第五晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第五晶体管的第一端系接收该时序信号；

其中该第四晶体管的第二端及该第五晶体管的第二端均电性耦接于该第二晶体管的栅极端，并用以输出该第二信号。

4.根据权利要求3所述的驱动电路单元，其特征在于，该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管均为NMOS晶体管，且该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管的第二端系为一源极端。

5.一种栅极驱动电路，制作于一玻璃基板上，并包含多个驱动电路单元，用以驱动一液晶显示器中的多条扫描线，且该些驱动电路单元依序分别输出一栅极驱动信号至相对应的该些扫描线之一，其中每一驱动电路单元包含：

一第一晶体管，具有栅极端、第一端和第二端，该栅极端系接收由该些驱动电路单元中的上一级驱动电路单元所输出的该栅极驱动信号，该第一端系用以接收电压信号，该第二端系用以输出第一信号；

一辅助输入单元，电性耦接于该第一晶体管的第二端，并接收该第一信号及一时序信号，以输出第二信号；以及

一第二晶体管，具有栅极端、第一端和第二端，该第二晶体管的栅极端系电性耦接于该辅助输入单元并接收该第二信号，该第二晶体管的第一端系接收该时序信号，该第二晶体管的第二端系用以输出该栅极驱动信号，并将该栅极驱动信号传送至下一级驱动电路单元；

其中，该辅助输入单元另包含：

一第三晶体管，具有栅极端、第一端和第二端，该第三晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第三晶体管的第一端系接收该时序信号，该第三晶体管的第二端系电性耦接于该第二晶体管的栅极端并用以输出该第二信号；通过设计所述第三晶体管的大小以控制所述第二晶体管的导通速度，进而以控制所述第二晶体管的栅极驱动信号的上升时间。

6.根据权利要求5所述的栅极驱动电路，其特征在于，该第一晶体管、该第二晶体管及该第三晶体管均为N型金氧半导体(NMOS)晶体管，且该第一晶体管、该第二晶体管及该第三晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管及该第三晶体管的第二端系为一源极端。

7.根据权利要求5所述的栅极驱动电路，其特征在于，该辅助输入单元另包含：

一第四晶体管，具有栅极端、第一端和第二端，该第四晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第四晶体管的第一端系接收该时序信号；以及

一第五晶体管，具有栅极端、第一端和第二端，该第五晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第五晶体管的第一端系接收该时序信号；

其中该第四晶体管的第二端及该第五晶体管的第二端均电性耦接于该第二晶体管的栅极端，并用以输出该第二信号。

8.根据权利要求7所述的栅极驱动电路，其特征在于，该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管均为NMOS晶体管，且该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管、该第四晶体管以及该第五晶体管的第二端系为一源极端。

9.一种液晶显示装置，包含：

多条数据线；

多条扫描线，与该些数据线交叉形成一显示数组；

一数据线驱动器，耦接该些数据线并产生多个影像信号至该些数据线；以及

一栅极驱动电路，制作于一玻璃基板上，并包含多个驱动电路单元用以驱动该些扫描线，且该些驱动电路单元依序分别输出一栅极驱动信号至相对应的该些扫描线之一，其中每一驱动电路单元包含：

一第一晶体管，该第一晶体管的栅极端系接收由该些驱动电路单元中的上一级驱动电路单元所输出的该栅极驱动信号，该第一晶体管的第一端系电性耦接于一电压源，该第一晶体管的第二端系用以输出一第一信号；

一辅助输入单元，电性耦接于该第一晶体管的第二端，并接收该第一信号以及一时序信号以输出一第二信号；以及

一第二晶体管，该第二晶体管的栅极端系电性耦接于该辅助输入单元并接收该第二信号，该第二晶体管的第一端系接收该时序信号，该第二晶体管的第二端系用以输出该栅极驱动信号，并将该栅极驱动信号传送至该些驱动电路单元中的下一级驱动电路单元；

其中，该辅助输入单元包含：

一第三晶体管，该第三晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第三晶体管的第一端系接收该时序信号，该第三晶体管的第二端系电性耦接于该第二晶体管的栅极端并用以输出该第二信号；通过设计所述第三晶体管的大小以控制所述第二晶体管的导通速度，进而以控制所述第二晶体管的栅极驱动信号的上升时间。

10.根据权利要求9所述的液晶显示装置，其特征在于，该第一晶体管、该第二晶体管及该第三晶体管均为NMOS晶体管，且该第一晶体管、该第二晶体管及该第三晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管及该第三晶体管的第二端系为一源极端。

11.根据权利要求9所述的液晶显示装置，其特征在于，该辅助输入单元包含：

一第四晶体管，该第四晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第四晶体管的第一端系接收该时序信号；以及

一第五晶体管，该第五晶体管的栅极端系电性耦接于该第一晶体管的第二端，该第五晶体管的第一端系接收该时序信号；

其中该第四晶体管的第二端以及该第五晶体管的第二端均电性耦接于该第二晶体管的栅极端，并用以输出该第二信号。

12.根据权利要求11所述的液晶显示装置，其特征在于，该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管均为NMOS晶体管，且该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管的第一端系为一漏极端，该第一晶体管、该第二晶体管、该第四晶体管及该第五晶体管的第二端系为一源极端。

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