CN109950147A - 栅极制造方法、场效应晶体管形成方法及场效应晶体管 - Google Patents
栅极制造方法、场效应晶体管形成方法及场效应晶体管 Download PDFInfo
- Publication number
- CN109950147A CN109950147A CN201910231049.0A CN201910231049A CN109950147A CN 109950147 A CN109950147 A CN 109950147A CN 201910231049 A CN201910231049 A CN 201910231049A CN 109950147 A CN109950147 A CN 109950147A
- Authority
- CN
- China
- Prior art keywords
- grid
- layer
- hard mask
- mask layers
- production method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及栅极制造方法、场效应晶体管形成方法及场效应晶体管,涉及半导体集成电路制造方法,在栅极的制造过程中,通过以形成于位于硬质硬掩膜层上的牺牲层两侧的侧墙充当遮蔽层,选择性除去牺牲层后,用光刻刻蚀工艺将侧墙结构传递到下层薄膜层形成一侧较为平滑的栅极结构,从而有效改善多晶硅栅关键尺寸随机波动造成的场效应晶体管的源端漏电问题。
Description
技术领域
本发明涉及半导体集成电路制造方法,尤其涉及一种栅极制造方法、场效应晶体管形成方法及场效应晶体管。
背景技术
现有半导体技术领域,n型场效应晶体管(FET)即nFET和p型场效应晶体管即pFET为常见组件。现有方法中,先通过虚拟多晶硅(dummy poly)工艺制备临时多晶硅栅层来定义源/漏极,然后去除虚拟多晶硅栅层,并在多晶硅栅层去除的区域形成金属栅(MG)。
因此栅极的制造是形成场效应晶体管工艺的关键步骤,其直接影响场效应晶体管的性能。请参阅图,图1为现有技术中栅极的制造过程之一的示意图,现有技术中,通常在半导体衬底100,如硅衬底,上依次形成栅介质层200、多晶硅栅层300及硬掩膜层400,然后以硬掩膜层400为遮蔽物通过光刻刻蚀工艺形成多晶硅栅极结构。但由于驻波效应的影响,现有技术形成的多晶硅栅极结构的边缘会较为粗糙,具体的,可参阅图2,图2为现有技术形成的栅极结构的边缘示意图,如图2所示,栅极的两侧边缘均比较粗糙,从而导致后续形成的源端(source)电场拥堵(crowding)引起势垒高度的变化(variation)造成源端漏电的问题,进而影响场效应晶体管的性能。
发明内容
本发明的目的在于提供一种栅极制造方法,以形成一侧较为平滑的栅极结构,从而有效改善多晶硅栅关键尺寸随机波动造成的场效应晶体管的源端漏电问题。
本发明提供的栅极制造方法,包括:S1:提供一半导体衬底,在所述半导体衬底表面依次形成栅介质层、多晶硅栅层以及硬质掩模层;S2:在所述硬质掩模层上形成牺牲层,然后进行光刻刻蚀工艺,刻蚀掉所述半导体衬底两侧部分的牺牲层,保留中间部分的牺牲层,形成牺牲层结构,漏出所述半导体衬底两侧的所述硬质掩模层;S3:形成一第二硬质掩模层,所述第二硬质掩模层覆盖所述牺牲层结构的顶部、所述牺牲层结构的侧面以及漏出的所述硬质掩模层的表面;S4:以所述硬质掩模层为遮蔽层进行光刻刻蚀工艺,在所述牺牲层结构的侧面形成由所述第二硬质掩模层构成的侧墙;以及S5:进行选择性刻蚀工艺,刻蚀掉所述牺牲层结构,然后以所述侧墙为遮蔽物进行光刻刻蚀工艺,刻蚀掉所述硬质掩模层和多晶硅栅层,以形成第一栅极结构和第二栅极结构,其中所述第一栅极结构和所述第二栅极结构由刻蚀后的所述多晶硅栅层、所述硬质掩模层和所述第二硬质掩模层叠加而成。
更进一步的,所述硬质掩模层为二氧化硅层。
更进一步的,通过化学气相沉积形成所述栅介质层、所述多晶硅栅层以及所述硬质掩模层。
更进一步的,所述牺牲层为非晶硅层。
更进一步的,通过化学气相沉积形成所述牺牲层。
更进一步的,所述第二硬质掩模层为氮化硅层(Si3N4)或氮化钛(TiN)。
更进一步的,通过原子沉积工艺、化学气相沉积工艺或扩散工艺形成所述第二硬质掩模层。
更进一步的,所述牺牲层结构的宽度定义了所述第一栅极结构和所述第二栅极结构之间的距离。
更进一步的,在所述半导体衬底上还形成有场氧化层,并由场氧化层隔离出有源区。
更进一步的,所述第一栅极结构和所述第二栅极结构形成于所述有源区内。
更进一步的,所述场氧化层采用浅沟槽隔离(STI)工艺形成。
更进一步的,所述半导体衬底为硅衬底。
本发明还提供一种场效应晶体管形成方法,包括:首先经所述栅极结构的制造方法制造出所述第一栅极结构和所述第二栅极结构;然后在所述第一栅极结构与所述第二栅极结构相邻的一侧形成场效应晶体管的漏极,在所述第一栅极结构和所述第二栅极结构的另一侧分别形成一源极。
本发明还提供一种场效应晶体管,包括:一栅极结构,一漏极和一源极,所述漏极和所述源极分别位于所述栅极结构的两侧,其中所述栅极结构靠近所述源极的一侧的边缘较靠近所述漏极一侧的边缘平滑。
更进一步的,所述栅极结构经所述栅极结构的制造方法制造得到。
本发明提供的栅极制造方法、场效应晶体管形成方法及场效应晶体管,在栅极的制造过程中,通过以形成于位于硬质硬掩膜层上的牺牲层两侧的侧墙充当遮蔽层,选择性除去牺牲层后,用光刻刻蚀工艺将侧墙结构传递到下层薄膜层形成一侧较为平滑的栅极结构,从而有效改善多晶硅栅关键尺寸随机波动造成的场效应晶体管的源端漏电问题。
附图说明
图1为现有技术中栅极的制造过程之一的示意图。
图2为现有技术形成的栅极结构的边缘示意图。
图3为本发明一实施例的栅极制造方法流程图。
图4A-4D为本发明一实施例的栅极的制造过程示意图。
图5为本发明一实施例的形成的的栅极结构的边缘示意图。
图6为场效应晶体管的制造过程之一的示意图。
具体实施方式
下面将结合附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本发明保护的范围。
在本发明一实施例中,提供一种栅极制造方法,可参阅图3,图3为本发明一实施例的栅极制造方法流程图。本发明提供的栅极制造方法,包括:S1:提供一半导体衬底,在所述半导体衬底表面依次形成栅介质层、多晶硅栅层以及硬质掩模层;S2:在所述硬质掩模层上形成牺牲层,然后进行光刻刻蚀工艺,刻蚀掉所述半导体衬底两侧部分的牺牲层,保留中间部分的牺牲层,形成牺牲层结构,漏出所述半导体衬底两侧的所述硬质掩模层;S3:形成一第二硬质掩模层,所述第二硬质掩模层覆盖所述牺牲层结构的顶部、所述牺牲层结构的侧面以及漏出的所述硬质掩模层的表面;S4:以所述硬质掩模层为遮蔽层进行光刻刻蚀工艺,在所述牺牲层结构的侧面形成由所述第二硬质掩模层构成的侧墙;S5:进行选择性刻蚀工艺,刻蚀掉所述牺牲层结构,然后以所述侧墙为遮蔽物进行光刻刻蚀工艺,刻蚀掉所述硬质掩模层和多晶硅栅层,以形成第一栅极结构和第二栅极结构,其中所述第一栅极结构和所述第二栅极结构由刻蚀后的所述多晶硅栅层、所述硬质掩模层和所述第二硬质掩模层叠加而成。
结合图1,并请参阅图4A-4D,图4A-4D为本发明一实施例的栅极的制造过程示意图。
如图1所示,经步骤S1之后,在半导体衬底100的表面依次形成了栅介质层200、多晶硅栅层300以及硬质掩模层400。其中,所述半导体衬底100可为硅衬底。另在本发明一实施例中,在所述半导体衬底100上还形成有场氧化层(图中未示出),场氧化层通常采用浅沟槽隔离(STI)工艺形成,由场氧化层隔离出有源区,本发明的栅极结构形成在有源区内。另在本发明一实施例中,硬质掩模层400为二氧化硅层(SiO2)。另在本发明一实施例中,通过化学气相沉积形成栅介质层200、多晶硅栅层300以及硬质掩模层400。
如图4A所示,经步骤S2之后,在硬质掩模层400上形成一层牺牲层,然后,经光刻刻蚀工艺之后,刻蚀掉半导体衬底100两侧部分的牺牲层,保留中间部分的牺牲层,形成牺牲层结构500,漏出半导体衬底100两侧的硬质掩模层400。另在本发明一实施例中,所述牺牲层为非晶硅层(a-Si)。另在本发明一实施例中,通过化学气相沉积形成所述牺牲层。
如图4B所示,经步骤S3之后,形成第二硬质掩模层600,第二硬质掩模层600覆盖牺牲层结构500的顶部、牺牲层结构500的侧面以及漏出的硬质掩模层400的表面。另在本发明一实施例中,第二硬质掩模层600为氮化硅层(Si3N4)或氮化钛(TiN)。另在本发明一实施例中,通过原子沉积工艺、化学气相沉积工艺或扩散工艺形成第二硬质掩模层600。另对形成第二硬质掩模层的工艺并不具体限定,只要覆盖性能好的薄膜形成工艺均可作为本发明的形成第二硬质掩模层的工艺。
如图4C所示,经步骤S4以硬质掩模层400为遮蔽层进行光刻刻蚀工艺之后,在牺牲层结构500的侧面形成由第二硬质掩模层600构成的侧墙610。另在本发明一实施例中,两个侧墙610均包括一内侧边缘611和一外侧边缘612,其中内侧边缘611为临近牺牲层结构500的一侧,外侧边缘612为远离牺牲层结构500的一侧。
如图4D所示,经步骤S5中的选择性刻蚀工艺后刻蚀掉牺牲层结构500,然后以侧墙610为遮蔽物进行光刻刻蚀工艺,刻蚀掉硬质掩模层400和多晶硅栅层300,以形成第一栅极结构710和第二栅极结构720,其中第一栅极结构710和第二栅极结构720由刻蚀后的多晶硅栅层300、硬质掩模层400和第二硬质掩模层600叠加而成。通过以上工艺,一次形成两个栅极结构,大大提高了栅极形成的效率,降低了成本。另由于第二硬质掩模层600沉积过程中的保角性,使侧墙610的外侧边缘612平滑性好,之后以由第二硬质掩模层600形成的侧墙为遮蔽层,通过光刻刻蚀工艺将侧墙610的结构传递到下层,即硬质掩模层400和多晶硅栅层300,可以使得到的栅极结构具有内侧边缘和外侧边缘两中外形,且外侧边缘较为平滑。具体的可参阅图5,图5为本发明一实施例的形成的的栅极结构的边缘示意图,如图5所示,栅极结构的外侧边缘,也即远离牺牲层结构500的一侧711较为平滑,如此得到一侧较为平滑的多晶硅栅极结构。另侧墙宽度由第二硬质掩模层600厚度决定,采用本发明的方法所得的关键尺寸(CD)可以远小于传统方法可以定义的最小尺寸,且均匀性好,另由于侧墙可实现的最小尺寸较小,对相应光刻工艺的要求降低,降低成本。
另在本发明一实施例中,牺牲层结构500的宽度定义了第一栅极结构710和第二栅极结构720之间的距离。
在本发明一实施例中,还提供一种场效应晶体管形成方法,在采用上述栅极的形成方法形成的栅极结构的基础上,该场效应晶体管形成方法还包括步骤S7:在所述第一栅极结构与所述第二栅极结构相邻的一侧形成场效应晶体管的漏极(D),在所述第一栅极结构与所述第二栅极结构的另一侧分别形成一源极(S)。如图6所示,图6为场效应晶体管的制造过程之一的示意图。如图6所示场效应晶体管的源极位于栅极结构710和720的外侧边缘,因多栅极结构的外侧边缘比较平滑,因此降低了由于栅极边缘粗糙带来的源端(source)电场拥堵(crowding)引起势垒高度的变化(variation)造成源端漏电的问题,也即降低了源端漏电流,提高了场效应晶体管的性能。
在本发明一实施例中,还提供一种场效应晶体管,该场效应晶体管包括一栅极结构,一漏极和一源极,所述漏极和所述源极分别位于栅极结构的两侧,其中栅极结构靠近源极的一侧的边缘较靠近漏极一侧的边缘平滑。更具体的,场效应晶体管的栅极结构通过上述的栅极制造方法制造而得到。
综上所述,在栅极的制造过程中,通过以形成于位于硬质硬掩膜层上的牺牲层两侧的侧墙充当遮蔽层,选择性除去牺牲层后,用光刻刻蚀工艺将侧墙结构传递到下层薄膜层形成一侧较为平滑的栅极结构,从而有效改善多晶硅栅关键尺寸随机波动造成的场效应晶体管的源端漏电问题。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (15)
1.一种栅极制造方法,其特征在于,包括:
S1:提供一半导体衬底,在所述半导体衬底表面依次形成栅介质层、多晶硅栅层以及硬质掩模层;
S2:在所述硬质掩模层上形成牺牲层,然后进行光刻刻蚀工艺,刻蚀掉所述半导体衬底两侧部分的牺牲层,保留中间部分的牺牲层,形成牺牲层结构,漏出所述半导体衬底两侧的所述硬质掩模层;
S3:形成一第二硬质掩模层,所述第二硬质掩模层覆盖所述牺牲层结构的顶部、所述牺牲层结构的侧面以及漏出的所述硬质掩模层的表面;
S4:以所述硬质掩模层为遮蔽层进行光刻刻蚀工艺,在所述牺牲层结构的侧面形成由所述第二硬质掩模层构成的侧墙;以及
S5:进行选择性刻蚀工艺,刻蚀掉所述牺牲层结构,然后以所述侧墙为遮蔽物进行光刻刻蚀工艺,刻蚀掉所述硬质掩模层和多晶硅栅层,以形成第一栅极结构和第二栅极结构,其中所述第一栅极结构和所述第二栅极结构由刻蚀后的所述多晶硅栅层、所述硬质掩模层和所述第二硬质掩模层叠加而成。
2.根据权利要求1所述的栅极制造方法,其特征在于,所述硬质掩模层为二氧化硅层。
3.根据权利要求1所述的栅极制造方法,其特征在于,通过化学气相沉积形成所述栅介质层、所述多晶硅栅层以及所述硬质掩模层。
4.根据权利要求1所述的栅极制造方法,其特征在于,所述牺牲层为非晶硅层。
5.根据权利要求4所述的栅极制造方法,其特征在于,通过化学气相沉积形成所述牺牲层。
6.根据权利要求1所述的栅极制造方法,其特征在于,所述第二硬质掩模层为氮化硅层(Si3N4)或氮化钛(TiN)。
7.根据权利要求6所述的栅极制造方法,其特征在于,通过原子沉积工艺、化学气相沉积工艺或扩散工艺形成所述第二硬质掩模层。
8.根据权利要求1所述的栅极制造方法,其特征在于,所述牺牲层结构的宽度定义了所述第一栅极结构和所述第二栅极结构之间的距离。
9.根据权利要求1所述的栅极制造方法,其特征在于,在所述半导体衬底上还形成有场氧化层,并由场氧化层隔离出有源区。
10.根据权利要求9所述的栅极制造方法,其特征在于,所述第一栅极结构和所述第二栅极结构形成于所述有源区内。
11.根据权利要求9所述的栅极制造方法,其特征在于,所述场氧化层采用浅沟槽隔离(STI)工艺形成。
12.根据权利要求1所述的栅极制造方法,其特征在于,所述半导体衬底为硅衬底。
13.一种场效应晶体管形成方法,其特征在于,包括:首先经权利要求1至权利要求12中任一项制造出所述第一栅极结构和所述第二栅极结构;然后在所述第一栅极结构与所述第二栅极结构相邻的一侧形成场效应晶体管的漏极,在所述第一栅极结构和所述第二栅极结构的另一侧分别形成一源极。
14.一种场效应晶体管,其特征在于,包括:一栅极结构,一漏极和一源极,所述漏极和所述源极分别位于所述栅极结构的两侧,其中所述栅极结构靠近所述源极的一侧的边缘较靠近所述漏极一侧的边缘平滑。
15.根据权利要求14所述的场效应晶体管,其特征在于,所述栅极结构经权利要求1至权利要求12中任一项制造得到。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910231049.0A CN109950147A (zh) | 2019-03-26 | 2019-03-26 | 栅极制造方法、场效应晶体管形成方法及场效应晶体管 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910231049.0A CN109950147A (zh) | 2019-03-26 | 2019-03-26 | 栅极制造方法、场效应晶体管形成方法及场效应晶体管 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN109950147A true CN109950147A (zh) | 2019-06-28 |
Family
ID=67011730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910231049.0A Pending CN109950147A (zh) | 2019-03-26 | 2019-03-26 | 栅极制造方法、场效应晶体管形成方法及场效应晶体管 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109950147A (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1182578C (zh) * | 2002-10-30 | 2004-12-29 | 北京大学 | 利用侧墙和多晶硅固相扩散制作纳米cmos器件的方法 |
US20170194428A1 (en) * | 2015-12-30 | 2017-07-06 | Korea Advanced Institute Of Science And Technology | Tunneling field-effect transistor with a plurality of nano-wires and fabrication method thereof |
JP2018056570A (ja) * | 2008-12-25 | 2018-04-05 | ローム株式会社 | 半導体装置 |
-
2019
- 2019-03-26 CN CN201910231049.0A patent/CN109950147A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1182578C (zh) * | 2002-10-30 | 2004-12-29 | 北京大学 | 利用侧墙和多晶硅固相扩散制作纳米cmos器件的方法 |
JP2018056570A (ja) * | 2008-12-25 | 2018-04-05 | ローム株式会社 | 半導体装置 |
US20170194428A1 (en) * | 2015-12-30 | 2017-07-06 | Korea Advanced Institute Of Science And Technology | Tunneling field-effect transistor with a plurality of nano-wires and fabrication method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7652331B2 (en) | Semiconductor device and method for fabricating the same | |
US9129986B2 (en) | Spacer chamfering for a replacement metal gate device | |
US9966456B1 (en) | Methods of forming gate electrodes on a vertical transistor device | |
CN103489786B (zh) | 一种阵列基板的制作方法 | |
CN103715133B (zh) | Mos晶体管及其形成方法 | |
CN102468217B (zh) | 接触孔的形成方法 | |
TWI539533B (zh) | 半導體裝置及其製造方法 | |
WO2022095425A1 (zh) | 半导体器件及其制备方法 | |
KR100642754B1 (ko) | 식각 저항성 l형 스페이서를 구비하는 반도체 소자 및이의 제조 방법 | |
CN109686702B (zh) | 半导体结构及其形成方法 | |
US20160086952A1 (en) | Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device | |
KR20150044645A (ko) | 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법 | |
US11569131B2 (en) | Semiconductor device and fabrication method thereof | |
US20170358491A1 (en) | Semiconductor transistor device and fabrication method thereof | |
CN104576532A (zh) | Mos晶体管和多晶硅电阻电容的集成结构的制造方法 | |
CN109950147A (zh) | 栅极制造方法、场效应晶体管形成方法及场效应晶体管 | |
CN109950207A (zh) | 栅极的制造方法 | |
CN105097516A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
CN110690218B (zh) | 半导体器件及其形成方法 | |
US10204914B2 (en) | Method for fabricating semiconductor device | |
CN114765171A (zh) | 半导体结构及其制作方法 | |
CN108155100B (zh) | 半导体器件的形成方法 | |
KR20140097569A (ko) | 3차원 구조의 mosfet 및 그 제조 방법 | |
CN111446286B (zh) | 半导体结构及其形成方法 | |
WO2022088850A1 (zh) | 半导体结构及半导体结构的制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190628 |
|
RJ01 | Rejection of invention patent application after publication |