CN109698611B - 多级降栅压型SiC-MOSFET驱动电路 - Google Patents
多级降栅压型SiC-MOSFET驱动电路 Download PDFInfo
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Abstract
本发明公开了一种多级降栅压型SiC‑MOSFET驱动电路,包括短路检测电路、关断逻辑控制电路、图腾柱电路、第一级降栅压电路与第二降栅压软关断电路;短路检测电路判断短路峰值电流检测短路故障真实发生,第一级降栅压电路将SiC‑MOSFET门极电压降低并维持至最大短路耐受时间,提高器件的短路穿越能力;通过第二级降栅压电路进一步降低门极电压实现软关断,从而抑制住关断电压尖峰。本发明保证SiC‑MOSFET在短路工况下安全关断并有效增加其短路耐受时间,提高故障穿越能力。
Description
技术领域
本发明属于电力半导体器件领域,尤其涉及一种多级降栅压型SiC-MOSFET驱动电路。
背景技术
随着市场对高效率、高功率密度变换器的需求日益旺盛,如新能源、电动汽车的兴起,宽禁带器件SiC-MOSFET(碳化硅-金属氧化物半导体场效应晶体管)逐步得到应用。与传统的Si基功率器件相比,SiC-MOSFET短路耐受能力弱且受工作条件影响大,当SiC-MOSFET工作于高直流母线电压、高环境温度等条件时,其短路耐受能力将被大幅削弱。同时为了实现快速开通关断来降低开关损耗和降低导通电阻来减小导通损耗,SiC-MOSFET的驱动正压通常维持在+18V~+22V,但在短路故障时高驱动正压使得流过SiC-MOSFET的短路电流快速增加,导致器件结温迅速升高,从而削弱了SiC-MOSFET的短路耐受能力。
在短路故障发生时,流过SiC-MOSFET的短路电流可达额定电流的5-8倍,同时由于SiC-MOSFET结电容较小、开关速度快且主电路中存在寄生电感,若采取硬关断会在SiC-MOSFET漏-源极两端造成电压尖峰,导致SiC-MOSFET过压损坏。
专利CN106027011A针对高驱动正压导致的短路耐受能力弱的问题,通过检测源极寄生电感两端的电压信号实现短路故障的快速检测与保护,但是这种方法无法判断短路故障的真实发生,易发生误触发现象(200ns内完成关断);同时不顾短路电流的大小直接采用软关断电阻进行关断,有一定的关断尖峰电压抑制效果,但仍有引起关断电压尖峰击穿SiC-MOSFET的可能。
文献Short-circuit protection of 1200V SiC MOSFET T-type module in PVinverter application(Y.Shi et al.2016IEEE Energy Conversion Congress andExposition,Milwaukee,WI,2016,pp.1-5.)在检测到短路故障后立即采取降低栅极电压方法减小短路电流,实现软关断。这种方法延长了短路耐受时间,但是没有充分利用器件的短路耐受能力,无法实现短路故障穿越。
发明内容
发明目的:针对以上问题,本发明提出一种多级降栅压型SiC-MOSFET驱动电路。
技术方案:为实现本发明的目的,本发明所采用的技术方案是:一种多级降栅压型SiC-MOSFET驱动电路,其特征在于,包括短路检测电路关断逻辑控制电路、图腾柱电路、第一级降栅压电路和第二级降栅压软关断电路;
所述短路检测电路包括第一比较器、缓冲电阻、缓冲电容和第二比较器;所述第一比较器同相输入端与检测电压vdesat相连,反相输入端与阈值电压Vref相连,该连接点同时与第二比较器的反相输入端连接;所述第一比较器输出引脚与缓冲电阻一端连接,该连接点同时与第一级降栅压电路的第三开关管门极连接;所述缓冲电阻的另一端与缓冲电容的一端连接,该连接点同时与第二比较器的同相输入端引脚连接,缓冲电容的另一端接地;所述第二比较器的输出与关断逻辑控制电路的输入引脚1连接;
所述关断逻辑控制电路的输入引脚2连接PWM驱动信号,输入引脚3连接第一比较器的输出,输出引脚4与第二级降栅压软关断电路的第四开关管门极相连,输出引脚5连接EN使能端;
所述图腾柱电路包括上端P-MOSFET开关管与下端N-MOSFET开关管;所述上端P-MOSFET开关管门极与下端N-MOSFET开关管门极相连,该连接点与电平调理电路的输出相连;上端P-MOSFET开关管源极与驱动正压VCC连接,漏极连接驱动导通电阻Ron,下端N-MOSFET开关管源极与驱动负压VEE连接,漏极连接驱动关断电阻Roff;
所述第一级降栅压电路包括第一二极管、第二电阻与第三开关管;第一二极管一端与第二电阻一端相连,第二电阻另一端和第三开关管漏极相连,第三开关管源极接地;
所述第二级降栅压软关断电路包括第二二极管、第三电阻与第四开关管;第二二极管一端与第三电阻一端相连,第三电阻另一端与第四开关管漏极相连,第四开关管源极接地;
驱动导通电阻Ron另一端与SiC-MOSFET门极相连,驱动关断电阻Roff另一端与SiC-MOSFET门极相连;第一二极管另一端与SiC-MOSFET门极相连,第二二极管另一端与SiC-MOSFET门极相连。
进一步地,所述第三开关管和第四开关管为N-MOSFET开关管。
进一步地,所述SiC-MOSFET出现短路故障时,当短路电流上升至短路峰值电流后,第一比较器输出高电平,第一级降栅压电路中第三开关管导通,第二电阻与驱动导通电阻构成串联回路,SiC-MOSFET门极电压降至VG1。
进一步地,所述检测电压vdesat经过空白时间tblank上升至阈值电压Vref,空白时间tblank由短路电流上升至短路峰值电流时间给定。
进一步地,当驱动信号高电平时间低于短路耐受时间时,关断逻辑控制电路的输出引脚4在驱动信号由高变低时输出高电平,控制第二级降栅压软关断电路的第四开关管导通,第二电阻和第三电阻构成并联支路,并与驱动导通电阻串联,SiC-MOSFET的门极电压降至VG2;当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护;当驱动信号高电平时间高于短路耐受时间时,第二比较器在达到短路耐受时间时输出高电平,控制关断逻辑控制电路的输出引脚4输出高电平,第二级降栅压软关断电路的第四开关管导通,SiC-MOSFET的门极电压降至VG2;当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护。
进一步地,所述第一比较器输出通过缓冲电阻给缓冲电容充电,第二比较器的同相输入端电压为电容电压,通过整定缓冲电阻与缓冲电容使第二比较器同相输入端电压上升至阈值电压Vref的时间为短路耐受时间。
有益效果:本发明可保证SiC-MOSFET在短路工况下安全关断并有效增加其短路耐受时间,提高故障穿越能力;两级降栅压电路可显著减小短路电流,实现软关断,从而抑制SiC-MOSFET的关断电压尖峰。
附图说明
图1为多级降栅压型SiC-MOSFET驱动电路示意图;
图2为驱动信号导通时间小于短路耐受时间时短路保护与各开关管逻辑示意图;
图3为驱动信号导通时间大于短路耐受时间时短路保护与各开关管逻辑示意图;
图4为该驱动器短路测试平台电路示意图;
图5为驱动信号导通时间小于短路耐受时间时短路保护实验结果;
图6为驱动信号导通时间大于短路耐受时间时短路保护实验结果。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
如图1所示,本发明所述的多级降栅压型SiC-MOSFET驱动电路,包括短路检测电路1、关断逻辑控制电路2、图腾柱电路3、第一级降栅压电路4与第二降栅压软关断电路5。
短路检测电路1包括第一比较器CMP1、缓冲电阻R1、缓冲电容C1及第二比较器CMP2;图腾柱电路3包括上端P-MOSFET开关管S1与下端N-MOSFET开关管S2;第一级降栅压电路4由第一二极管D1、第二电阻R2与N-MOSFET第三开关管S3构成;第二级降栅压软关断电路5由第二二极管D2、第三电阻R3与N-MOSFET第四开关管S4构成。
短路检测电路1中第一比较器CMP1同相输入端与检测电压vdesat相连,反相输入端与阈值电压Vref相连,该连接点与第二比较器CMP2的反相输入端连接。第一比较器CMP1输出引脚与缓冲电阻R1一端连接,该连接点与第一级降栅压电路第三开关管S3门极连接。缓冲电阻R1的另一端与缓冲电容C1的一端连接,该连接点与第二比较器CMP2的同相输入端引脚连接,缓冲电容C1另一端与地连接,第二比较器CMP2的输出与关断逻辑控制电路2的输入引脚1连接。
关断逻辑控制电路2的输入引脚1与第二比较器CMP2输出引脚连接,输入引脚2与PWM驱动信号连接,输入引脚3与第一比较器CMP1的输出相连,关断逻辑控制电路输出引脚4与第二级降栅压软关断电路的第四开关管S4门极相连,逻辑控制电路输出引脚5连接EN使能端。
图腾柱电路3的上端P-MOSFET开关管S1门极与下端N-MOSFET开关管S2门极相连,该连接点与电平调理电路的输出相连,上端P-MOSFET开关管S1源极与驱动正压VCC连接,上端P-MOSFET开关管S1漏极与SiC-MOSFET门极的驱动导通电阻Ron的一端相连,下端N-MOSFET开关管S2源极与驱动负压VEE连接,下端N-MOSFET开关管S2漏极与SiC-MOSFET门极的驱动关断电阻Roff的一端相连。
第一级降栅压电路4中第一二极管D1一端与SiC-MOSFET门极相连,第一二极管D1另一端与第二电阻R2的一端相连,第二电阻R2的另一端和第三开关管S3的漏极相连,第三开关管S3的源极与地相连,第三开关管S3的门极与第一比较器CMP1输出相连。
第二级降栅压软关断电路5中第二二极管D2一端与SiC-MOSFET门极相连,第二二极管D2另一端与第三电阻R3的一端连接,第三电阻R3的另一端与第四开关管S4的漏极相连,第四开关管S4的源极与地相连,第四开关管S4的门极与关断逻辑控制电路输出引脚4相连。
图2与图3为发生短路故障时短路保护时序图,当SiC-MOSFET出现短路故障时,检测电压vdesat经过空白时间tblank上升至阈值电压Vref,空白时间tblank由短路电流上升至短路峰值电流时间给定。
当短路电流上升至短路峰值电流后,短路检测电路第一比较器CMP1输出高电平,第一级降栅压电路中第三开关管S3导通,通过第二电阻R2与门极驱动导通电阻Ron构成串联回路,SiC-MOSFET门极电压降至VG1:
本发明通过引入第一级降栅压支路,在检测到短路故障时降低栅极电压,从而减小短路电流,增加短路耐受时间。
第一比较器CMP1输出通过缓冲电阻R1给缓冲电容C1充电,第二比较器CMP2的同相输入端电压为电容电压,通过整定缓冲电阻R1与缓冲电容C1使第二比较器CMP2同相输入端电压上升至阈值电压Vref的时间为短路耐受时间。
当驱动信号高电平时间低于短路耐受时间时,如图2所示,关断逻辑控制电路的输出引脚4在驱动信号由高变低时输出高电平,控制第二级降栅压软关断电路的第四开关管S4导通;第二电阻R2,第三电阻R3构成并联支路,并与门极驱动导通电阻Ron串联SiC-MOSFET的门极电压降至VG2:
当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护。
当驱动信号高电平时间高于短路耐受时间时,如图3所示,第二比较器CMP2经过短路耐受时间输出高电平,控制关断逻辑控制电路的输出引脚4输出高电平,第二级降栅压软关断电路的第四开关管S4导通,SiC-MOSFET的门极电压降至VG2;当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护。
当短路故障在短路耐受时间内被清除时,CMP1输出低电平,第一级降栅压电路的第三开关管S3关断,SiC-MOSFET门极驱动电压恢复为VCC,实现短路故障穿越,提高驱动电路的鲁棒性与可靠性。
上述关断逻辑控制电路在控制电路给出关断信号或短路时间达到短路耐受时间时开启第二条降栅压支路,R2→S3→GND与R3→S4→GND并联,将SiC-MOSFET门极电压降至VG2。由于R3可灵活设计,可有效控制第二级降栅压后的短路电流,从而抑制SiC-MOSFET的关断电压尖峰。
图4为测试该驱动保护电路的短路实验平台,VDC为直流电源,CDC为直流母线支撑电容,Q1为SiC-MOSFET,驱动为本发明的驱动保护电路。
图5为本发明驱动保护方法对应的SiC-MOSFET短路波形图,对应驱动信号高电平时间低于短路耐受时间,实验结果与前面所述理论分析一致,在驱动信号由高电平变为低电平时进行第二级降栅压,实现了短路软关断与关断电压尖峰的抑制。
图6为本发明驱动保护方法对应的SiC-MOSFET短路波形图,对应驱动信号高电平时间高于短路耐受时间,实验结果与前面所述理论分析一致,在器件达到短路耐受时间时进行第二级降栅压,实现了短路保护与关断电压尖峰的抑制。
Claims (6)
1.一种多级降栅压型SiC-MOSFET驱动电路,其特征在于,包括短路检测电路(1)关断逻辑控制电路(2)、图腾柱电路(3)、第一级降栅压电路(4)和第二级降栅压软关断电路(5);
所述短路检测电路(1)包括第一比较器(CMP1)、缓冲电阻(R1)、缓冲电容(C1)和第二比较器(CMP2);所述第一比较器同相输入端与检测电压vdesat相连,反相输入端与阈值电压Vref相连,该连接点同时与第二比较器的反相输入端连接;所述第一比较器输出引脚与缓冲电阻一端连接,该连接点同时与第一级降栅压电路(4)的第三开关管(S3)门极连接;所述缓冲电阻的另一端与缓冲电容的一端连接,该连接点同时与第二比较器的同相输入端引脚连接,缓冲电容的另一端接地;所述第二比较器的输出与关断逻辑控制电路(2)的输入引脚1连接;
所述关断逻辑控制电路(2)的输入引脚2连接PWM驱动信号,输入引脚3连接第一比较器的输出,输出引脚4与第二级降栅压软关断电路(5)的第四开关管(S4)门极相连,输出引脚5连接EN使能端;
所述图腾柱电路(3)包括上端P-MOSFET开关管(S1)与下端N-MOSFET开关管(S2);所述上端P-MOSFET开关管门极与下端N-MOSFET开关管门极相连,该连接点与电平调理电路的输出相连;上端P-MOSFET开关管源极与驱动正压VCC连接,漏极连接驱动导通电阻(Ron),下端N-MOSFET开关管源极与驱动负压VEE连接,漏极连接驱动关断电阻(Roff);
所述第一级降栅压电路(4)包括第一二极管(D1)、第二电阻(R2)与第三开关管(S3);第一二极管一端与第二电阻一端相连,第二电阻另一端和第三开关管漏极相连,第三开关管源极接地;
所述第二级降栅压软关断电路(5)包括第二二极管(D2)、第三电阻(R3)与第四开关管(S4);第二二极管一端与第三电阻一端相连,第三电阻另一端与第四开关管漏极相连,第四开关管源极接地;
驱动导通电阻(Ron)另一端与SiC-MOSFET门极相连,驱动关断电阻(Roff)另一端与SiC-MOSFET门极相连;第一二极管另一端与SiC-MOSFET门极相连,第二二极管另一端与SiC-MOSFET门极相连。
2.根据权利要求1所述的多级降栅压型SiC-MOSFET驱动电路,其特征在于,所述第三开关管(S3)和第四开关管(S4)为N-MOSFET开关管。
3.根据权利要求1所述的多级降栅压型SiC-MOSFET驱动电路,其特征在于,所述SiC-MOSFET出现短路故障时,当短路电流上升至短路峰值电流后,第一比较器(CMP1)输出高电平,第一级降栅压电路(4)中第三开关管(S3)导通,第二电阻(R2)与驱动导通电阻(Ron)构成串联回路,SiC-MOSFET门极电压降至VG1。
4.根据权利要求3所述的多级降栅压型SiC-MOSFET驱动电路,其特征在于,所述检测电压vdesat经过空白时间tblank上升至阈值电压Vref,空白时间tblank由短路电流上升至短路峰值电流时间给定。
5.根据权利要求1所述的多级降栅压型SiC-MOSFET驱动电路,其特征在于,当驱动信号高电平时间低于短路耐受时间时,关断逻辑控制电路的输出引脚4在驱动信号由高变低时输出高电平,控制第二级降栅压软关断电路的第四开关管导通,第二电阻和第三电阻构成并联支路,并与驱动导通电阻串联,SiC-MOSFET的门极电压降至VG2;当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护;其中,通过整定缓冲电阻(R1)与缓冲电容(C1)使第二比较器(CMP2)同相输入端电压上升至阈值电压(Vref)的时间为短路耐受时间;
当驱动信号高电平时间高于短路耐受时间时,第二比较器在达到短路耐受时间时输出高电平,控制关断逻辑控制电路的输出引脚4输出高电平,第二级降栅压软关断电路的第四开关管导通,SiC-MOSFET的门极电压降至VG2;当短路电流下降至额定电流时,关断逻辑控制电路输出引脚5置低,实现软关断与短路保护。
6.根据权利要求5所述的多级降栅压型SiC-MOSFET驱动电路,其特征在于,所述第一比较器输出通过缓冲电阻给缓冲电容充电,第二比较器的同相输入端电压为电容电压,通过整定缓冲电阻与缓冲电容使第二比较器同相输入端电压上升至阈值电压Vref的时间为短路耐受时间。
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