CN109473361B - 半导体功率器件的并行测试方法 - Google Patents

Abstract

本发明公开半导体功率器件的并行测试方法，其用于在封装测试工序中，通过芯片封装测试装置对整条引线框架上的半导体功率器件进行并行测试，所述芯片封装测试装置包括测试头(100)、测试支架(110)、和操作机台(111)。所述并行测试方法包括以下步骤：预切筋步骤S1，芯片固定步骤S2，探针排列步骤S3，回路建立步骤S3，器件分组步骤S4，并行测试步骤S5：所述开关控制模块(108)的开关控制位按乒乓测试模式控制对在所述A组测试站上的半导体功率器件进行并行测试；在完成A组测试后，所述开关控制模块(108)的开关控制位按乒乓测试模式控制对在所述B组测试站上的半导体功率器件进行并行测试。本发明达到了提高测试效率的技术效果。

Description

半导体功率器件的并行测试方法

技术领域

本发明涉及专门适用于制造或处理半导体或固体器件或其部件过程中的测试或测量方法或设备的技术领域(H01L 21/66)，本发明尤其涉及半导体功率器件的并行测试方法。

背景技术

现有传统的半导体功率器件的生产流程如图1所示：

在晶圆装载工位将晶圆粘贴在蓝膜上，通过晶圆切割工位将整片晶圆切割成一个个独立的芯片，芯片粘贴工位再把芯片粘接在框架上，框架上的芯片上的垫块式焊点再用高纯度的金属丝在芯片焊线工位焊接连接在框架上的指定引线脚上，接下来整体热硬化和注塑固化，电镀管脚切筋成型后的芯片放置到管子里面去后再分粒测试良品打印包装。

针对目前传统的测试工位单粒芯片测试的局限性描述有如下几个方面：

(1)单个芯片的测试速度慢，芯片传送时间累积生产周期长。

(2)单个芯片个体因素导致人为干涉因素质量风险提高。

(3)单粒芯片通用金手指每个都需要单独定位易导致接触不良引起的测试良品率下降，从而造成不必要的成本浪费。

专利文献CN102253324B公开一种应用该并行测试结构测试热载流子效应的方法，包括以下步骤：S1、进行单个器件阶段的测试，S2、进行应力加载阶段的测试，S3、反复交替步骤S1和步骤S2的测试，比较多次测量的电学性能参数。本发明可以提高MOS器件热载流子的测试效率。

专利文献CN101702005B公开一种与时间相关电介质击穿(TDDB)的并行测试电路。利用本发明提供的TDDB并行测试电路可以大大缩短晶体管器件的TDDB的检测时间，大大提高晶体管器件的检测效率，有效降低了生产成本。

专利文献CN106788441A公开一种驱动MOS薄膜电阻阵的DAC阵列控制电路，包括依次相连接的图像数据FIFO、时序控制电路和DAC阵列；DAC阵列为m×n结构，即m个DAC为一组，共有n组；m和n均为不包含0的自然数；每一组中的m个DAC的数据输入端并行连接，n组DAC各自独立与时序控制电路相连接；DAC阵列的输出端用于与MOS薄膜电阻阵相连接，DAC的通道数量与MOS薄膜电阻阵的模拟信号输入端数量一致，且一一对应；时序控制电路为双缓冲控制模式；该一种驱动MOS薄膜电阻阵的DAC阵列控制电路保证了多路DAC数据加载的正确性，提高了图像数据刷新的效率，保证了图像数据DAC转换的可靠性和实时性。

专利文献CN101728293B公开一种MOS晶体管器件栅氧化层完整性(GOI)测试的方法，包括以下步骤：提供一测试电源；将多个待测MOS晶体管器件分别连接于所述测试电源；检测此时所述MOS晶体管器件漏电流；当所述漏电流突然变化时，开启侦测装置，检测所述MOS晶体管器件上的失效点。利用该方法，还可以在对MOS晶体管器件进行栅氧化层可靠性的测试时，特别是采用并行时间相关电介质击穿(TDDB)测试时，不仅可以评估待测器件的寿命，而且可以同步且及时而精确反映待测MOS晶体管器件栅极氧化层上失效点的具体情况，从而对器件进行进一步的失效分析。

专利文献CN205670168U公开一种基于电压表头的电压测试装置，包括电压接入单元、PLC单元和电压表头检测显示单元，电压接入单元包括第一直流幅值电压输入接口、第二直流幅值电压输入接口和交流电压输入接口；PLC单元包括乒乓开关阵列、船型开关阵列和空气开关阵列；所述电压表头检测显示单元包括三线直流电压表头单元、两线直流电压表头单元和两线交流电压表头单元。本实用新型通过电压表头单元来测试待测电压值，能节省开发时间和开发成本；整个测试过程简单明了，结果显示直观形象、测试时间短，准确率高，而且本测试装置结构紧凑，操作简单，并可满足用户的个性化测试需求。

专利文献CN203084151U公开一种基于电源关断技术的乒乓测试机，包括多个测试头，以及与所述测试头电连接的电源控制模块；本实用新型的优点在于：该测试机克服了现有的基于乒乓测试原理的测试机在交替测试切换过程中需切断大量信号而影响测试效率和准确度的缺陷，测试效率快速和准确度高。

专利文献CN202903908U公开一种PCB电路板测试设备，尤其是涉及一种新型乒乓模式真空双工位PCB电路板测试设备。一种新型乒乓模式真空双工位PCB电路板测试设备，其特征在于，包括测试设备本体(1)、设置在测试设备本体(1)上的上盖治具(2)以及下盖治具(3)，所述上盖治具(2)一端与下盖治具(3)一端铰接；所述上盖治具(2)上设置有提手(4)；上盖治具(2)后方设置有省力组件；所述省力组件与提手(4)固连。因此，本实用新型具有如下优点：1.设计合理，结构简单且完全实用；2.自动化程度高，同时又能减少作业人员的体力消耗和疲劳，从而提高工作效率30％以上和产品判别的准确性20％以上。

专利文献CN201637797U公开一种测试机，包括多个测试头，还包括通过数据接口与多个测试头连接的控制模块，控制模块接收测试信号，通过数据接口指示多个测试头顺次开始测试，每个测试头测试完成后将测试结果通过数据接口发送给控制模块，待所有测试头均完成了一次测试后，将所有的测试结果通过控制模块集中输出。上述测试机配备有多个测试头，晶圆每移动并与探针卡接触一次，可以测试与测试头数量相等的芯片，相对于每移动并与探针卡接触一次只能测试一个芯片的传统单芯片测试的测试机，大大提高了测试速度和效率。且只需要与一台探针台配合进行测试，相对于需要与两台探针台配合进行乒乓测试的测试机，能够节省成本。

专利文献CN103311143B公开一种芯片封装测试装置及其使用的引线框架，该装置包括测试处理单元、接触器支架和多个接触器单元，引线框架固设于接触器支架上，接触器单元上设有由多个接触探针组成的探针阵列，接触探针间的间隔尺寸与引线框架上封装芯片引脚间的间隔尺寸在横向和纵向上相匹配，接触探针采用平台接触方式设置于接触器支架上且与封装芯片引脚电性相连，封装芯片的数量为接触探针阵列中所含接触探针数量的整倍数；引线框架上的注塑胶道包括多个胶囊形狭槽，两个胶囊形狭槽的连接间隔位于芯片引脚的位置，胶囊形狭槽位于芯片端部的位置且成一一对应关系，注塑胶道位于引线框架的上表面。本发明不仅提高了并行测试效率，且提高了引线框架和模封材料的利用率。

专利文献CN101702005B公开包括多个MOS晶体管器件的与时间相关电介质击穿的并行测试电路，并不是用于测试MOS晶体管器件的并行测试装置。

专利文献CN102253324B公开MOS器件热载流子效应的并行测试结构，但没有公开控制电路的乒乓模式。

专利文献CN101728293B公开MOS晶体管器件栅氧化层完整性(GOI)测试的方法，但没有公开控制电路的乒乓模式。

专利文献CN106788441A公开驱动MOS薄膜电阻阵的DAC阵列控制电路，并不是用于测试MOS晶体管器件的并行测试装置。

专利文献CN201637797U、CN202903908U、、CN203084151U、CN205670168U公开了控制电路的乒乓模式，但并没有公开对半导体功率器件的测试。

专利文献CN103311143B公开一种芯片封装测试装置及其使用的引线框架，但没有公开并行测试装置的具体结构设计。

发明内容

为了克服现有技术的不足，本发明的目的之一在于提出半导体功率器件的并行测试方法，其能够对整条框架上的器件进行并行测试，应用于最终封装测试工序，方便地进行高、低、常温测试，提高了生产能力，降低测试成本。

本发明的目的之二在于提出半导体功率器件的并行测试方法，其通过逻辑电路及程序代码，可控制地进行乒乓模式的测试方式，同时平行测试多个工功率器件，充分利用有限的资源，智能化地提高利用效率。

为此，本发明提出半导体功率器件的并行测试方法，其用于在封装测试工序中，通过芯片封装测试装置对整条引线框架上的半导体功率器件进行并行测试，其中，

所述半导体功率器件是分布在所述引线框架上的已模封成型的封装单元；

所述芯片封装测试装置包括测试头、测试支架、和操作机台，其中，所述测试头包括接触电路板、主控电路板、TIB测试资源接口板、可编程负载加载板、和探针接触装置，所述主控电路板还包括DCS集成模块电路板和开关控制模块，所述测试支架用于支承和固定所述测试头，并保证所述操作机台与所述测试头之间的相对定位，所述操作机台包括条式芯片托盘；

所述探针接触装置包括多个探针和托架，其中，所述探针装配在所述托架上；

所述接触电路板具有与所述引线框架上的所有封装单元的所有芯片引脚同时电性连接的铜箔印刷电路接触点；

其特征在于：所述并行测试方法包括以下步骤：

预切筋步骤S1：将每个所述封装单元的部分芯片引脚与所述引线框架切割分离，且每个封装单元的另一部分芯片引脚与所述引线框架保持相连；

芯片固定步骤S2：将所述引线框架固定安装在所述操作机台的条式芯片托盘上；

探针排列步骤S3：将所述探针接触装置的多个探针组成探针阵列，所述探针之间的间隔尺寸与所述引线框架上的封装单元的芯片引脚之间的间隔尺寸在横向和纵向上相匹配，并且使每个所述探针的第二端部与所述接触电路板的相应的铜箔印刷电路接触点电性连接；

回路建立步骤S3：所述探针采用平台接触方式，且与所述封装单元的芯片引脚电性相连，从而，所述引线框架上的所有封装单元的所有芯片引脚与相应的探针的第一端部电性连接，进而为所述引线框架上的每个所述半导体功率器件建立测试回路，在所述测试头中，每个所述半导体功率器件的测试回路对应一个测试站；

器件分组步骤S4：将所述已建立测试回路的测试站分成两组：A组测试站和B组测试站，其中，所述A组测试站的序号为奇数，其等于，所述B组测试站的序号为偶数，其等于，且I≥1；

并行测试步骤S5：所述开关控制模块的开关控制位按乒乓测试模式控制所述A组测试站处于待测试状态，所述测试头对在所述A组测试站上的半导体功率器件进行并行测试；在完成A组测试后，所述开关控制模块的开关控制位按乒乓测试模式控制所述B组测试站处于待测试状态，所述测试头对在所述B组测试站上的半导体功率器件进行并行测试。

根据本发明的其它技术方案，其还可以包括以下一个或多个技术特征。只要这样的技术特征的组合是可实施的，由此组成的新的技术方案都属于本发明的一部分。

相比现有技术，本发明的有益效果在于：

本发明的半导体功率器件的条式测试是通过对测试系统及对应于多个半导体功率器件连接设计，满足对整条框架上的器件进行并行测试的产品应用于最终封装测试工序，方便地进行高、低、常温测试，提高了生产能力，降低测试成本。

附图说明

参照附图，本发明的特征、优点和特性通过下文的具体实施方式的描述得以更好的理解，附图中：

图1：示出改进的芯片封装工艺流程图，其中，条式并行测试步骤被加入到工艺流程中；

图2：示出引线框架的示意图，其中，芯片的脚1和脚2被切割，并从所述引线框架上分离开来；

图3：示出引线框架的实物图，其中，示出所述引线框架内部的各个芯片的连接，所述引线框架设置唯一二维码识别，框内芯片单元设置阵列坐标；

图4：示出芯片封装测试装置的一实施例的结构示意图；

图5：示出示出封装单元从所述引线框架上被切割分离并被压脚成型；

图6：示出半导体功率器件的并行测试设备的一优选实施方式的示意图；

图7：图6所示的半导体功率器件的并行测试设备的测试头的结构示意图；

图8：图6所示的半导体功率器件的并行测试设备的系统架构示意图；

图9：图6所示的并行测试设备的测试头的主控控制板及内部资源与待测芯片的连接原理示意图；

图10：图9所示的主控控制板的DCS集成模块电路板的结构和原理示意图；

图11：图9所示的主控控制板的负载可编程板卡的结构和原理示意图；

图12：图6所示的并行测试设备的测试头的可编程负载加载板的结构和原理示意图；

图13：图9所示的主控控制板的开关控制模块的分组示意图；

图14：图9所示的主控控制板的浮动驱动板卡1071的结构和原理示意图；

图15：图6所示的并行测试设备的测试头的TIB测试资源接口板103的结构和原理示意图；

图16：图6所示的并行测试设备的测试头与待测产品连接的示意图；

图17：图6所示的并行测试设备的测试头的接触电路板101与待测产品连接的示意图；

图18：图6所示的并行测试设备的测试头进行并行测试、分组测试、分组乒乓测试的原理示意图；

图19：图6所示的并行测试设备的外部大功率电压电流源的硬件分组连接原理示意图；

图20：图6所示的并行测试设备的测试头的TIB测试资源接口板的数字通道的硬件分组连接原理示意图；

图21：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数IDSS的工作原理示意图；

图22：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VTH的工作原理示意图；

图23：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VDSON的工作原理示意图；

图24：PowerMOS芯片模封成型后的引线框架的示意图，其中，PowerMOS芯片的所有管脚没有切割，都与引线框架相连；

图25：PowerMOS芯片模封成型后的引线框架的示意图，其中，PowerMOS芯片的G极管脚和S极管脚被切割分离，不与引线框架相连；

图26：处于所述引线框架上的PowerMOS芯片的示意图，其中，G极管脚和S极管脚被切割分离；

图27：PowerMOS器件成品示意图；

图28：图25：PowerMOS芯片模封成型后的引线框架的另一示意图；

图29：图6所示的并行测试设备的测试头与单个待测试的PowerMOS芯片连接的电路原理图；

图30：96测试站的PowerMOS芯片的并行测试汇总电路原理图；

图31：96测试站的PowerMOS芯片的并行测试另一汇总电路原理图；

图32：96测试站的PowerMOS芯片的并行测试电路原理图的摘选；

图33：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数IDSS的部分源代码图解说明表；

图34：对应于图33的源代码databiton(DCS_TO_GATE1)的硬件控制响应的电路示意图；

图35：图33的源代码Micro.Beast.Pins("DRAIN_beast").Voltage(Vdrain)的硬件控制响应的电路示意图；

图36：图33的源代码Mysequenc->test(idss1)和Mysequenc->test(idss2)的测试结果图表；

图37：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VTH的部分源代码图解说明表；

图38：对应于图37的源代码Micro.Connectivity.SetDatabit(1,14,DatabitOn)和databitoff(DCS_TO_GATE1)的硬件控制响应的电路示意图；

图39：图37的源代码Mysequenc->test(vth1)、Mysequenc->test(vth2)和Mysequenc->test(deltaVth)的测试结果图表；

图40：图6所示的并行测试设备的测试头通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VDSON的部分源代码图解说明表；

图41：对应于图40的部分源代码的硬件控制响应的电路示意图；

图42：图6所示的并行测试设备的测试头的载入电流最大值及其它参数列表；

图43：图40的源代码的测试结果图表；

图44：对应于图40的部分源代码的硬件控制响应的另一电路示意图。

图45：96测试站的PowerMOS芯片的并行测试结果列表；

图46：PowerMOS芯片的测试结果判断表；

图47：96个测试位资源分配表部分示意图；

在图中，同一的或类似的元件使用同一数字标记，不同的元件使用不同的数字标记，其中：100、测试头；101、接触电路板；102、主控电路板；103、TIB测试资源接口板；104、可编程负载加载板；1041、电感负载；1042、电阻负载；105、探针接触装置；1051、探针；1052、托架；106、DCS集成模块电路板；1061、DCS模块；107、浮动驱动板卡；1071、浮动驱动测量源；108、开关控制模块；109、负载可编程板卡；1091、负载可编程模块；1092、负载可编程单元；1093、差分仪表通道；1094、时间测量单元；110、测试支架；111、操作机台；112、条式芯片托盘；113、待测条式芯片；114、高温测试加热装置；200、连接电缆；300、大功率电压电流源；400、测试电脑；500、板卡工作电源；900、待测产品。

具体实施方式

在下文中，结合附图以及具体实施方式，对本发明做进一步描述。

本发明的设计构思如下：

本发明充分利用引线框架上的高密度芯片进行集中地处理，如图1所示，在引线框架模封、电镀、烘烤之后，进行预切筋，如图2所示，特定管脚的切割保证电性测试的实现，每个封装单元的部分芯片引脚跟引线框架切割分离，配合框架上唯一的二维标识码及对应的纵横坐标，对封装单元进行整体并行测试。

并行测试要借助于芯片端部和引线框架相连来实施。

该芯片封装测试装置包括测试处理单元、接触器支架和多个接触器单元。测试处理单元也称为并行测试设备或测试机，接触器支架也称为测试支架110，多个接触器单元也称为探针接触装置105。

引线框架固设于接触器支架上，接触器单元上设有由多个接触探针1051组成的探针阵列，接触探针1051之间的间隔尺寸与引线框架上封装芯片引脚之间的间隔尺寸在横向和纵向上相匹配，接触探针1051采用平台接触方式，设置于接触器支架上且与封装芯片引脚电性相连，封装芯片的数量与接触探针阵列中所含接触探针1051数量一致，所述封装芯片的数量例如为96粒。接触探针1051也称为探针1051，封装芯片也称为封装单元。

对应测试结果上传服务器，用于下一个工位芯片良品打印；条式测试之后整个引线框架会在下一个激光打印工位，根据服务器的测试结果，给良品进行激光打印，整个引线框架的产品在切割成型工位切割管脚，压制成型后，切割后独立，如图5所示，然后，在包装机进行漏电通断部分快速测试项目测试后，通过产品的外观检测后，再装入管子或者包装卷里面包装。

芯片封装测试装置及其使用的引线框架的设计

引线框架的设计包括：

引线框架内部各个芯片针对Power MOS测试的连接及切筯设计，如图3所示，为引线框架的成型图，框架内部各个芯片的连接，引线框架唯一二维码识别，框内芯片单元阵列坐标；

引线框架唯一二维码识别及框内芯片单元阵列坐标识别系统的设计，如图3所示；

引线框架定位配合测试接触器的设计，如图4所示，为芯片封装测试装置，也称为半导体功率器件的并行测试设备，其包括测试头100、所述测试支架110、和操作机台111，其中，所述测试头100包括接触单元所述探针1051集成模块——也称为所述探针接触装置105，所述芯片封装测试装置还包括框架影像定位系统，用于探针阵列的自动定位。

图5示出封装单元例如半导体功率器件从所述引线框架上切割分离并压脚成型。

芯片封装测试装置的设计包括：

接触单元所述探针1051集成模块；

接触单元所述探针1051集成模块及引线框架配合部分的设计；

接触单元所述探针1051集成模块和引线框架影像定位系统的设计；

芯片封装测试装置及测试平台针对测试关键参数资源分配的设计介绍如下：

系统结构及功能概况

如图6所示，该测试系统或者并行测试设备由所述测试头100、连接电缆200、电压电流源300、和测试电脑400组成，其中，所述测试头100已经集成了测试所用到的电压电路源及时钟数字仪表等资源，所述连接电缆200包括与所述测试电脑400连接的通讯电缆、与外部大电压电流源连接的电缆、和所述测试头100的控制电缆。图6所示的半导体功率器件的并行测试设备只限于芯片的电性能测试并输出测试结果，其需要配合另一设备，在引线框架载入及传输和影像自动定位后进行连接测试及测试完成输出，完成大量的产品测试。

所述测试头100能够通过编程设计待测芯片接口板的动态电路组合，用于各种类型的芯片测试；能够并行地测试芯片；能够配置待测芯片接口板连接各种资源。所述待测芯片接口板也称为接触电路板101。

所述测试电脑400能够运行测试程序；控制测试机和外部设备，例如外部电源等；存储数据；与产品所述操作机台111相互通讯。所述测试机也称之为并行测试设备。所述产品所述操作机台111例如是大功率MOS管的条式芯片测试平台。

该测试系统的扩展配置如下：

●1个3千伏的高压源；

●超过48个通道的LCR测量仪表；

●超过48个高精度测量仪表；

●超过48个高速电流测量所述探针1051；

所述测试头结构

如图7所示，所述测试头100包括所述接触电路板101、主控电路板102、TIB测试资源接口板103、和可编程的负载加载板104，其中，所述接触电路板101用于接触测试各种产品，其与所述主控电路板102及TIB测试资源接口板103连接。所述接触电路板101也称之为测试产品接触板、产品测试连接电路板、或者Family Board，所述主控电路板102也称之为主控控制板、主控板或Main Board，所述TIB测试资源接口板103也称之为测试资源接口板、TIB电路板或者TIB Board。

如图8所示，所述测试头100还包括所述探针接触装置105，其中，所述探针接触装置105用于与待测产品900实现电连接，便于对所述待测产品900进行参数测量。

所述主控电路板102包括时序测量单元、差分测量仪表、和可加载程序模块。可选地，所述主控电路板102包括48个时序测量单元、48个差分测量仪表、和48个可加载程序模块，所述可加载程序模块也称为加载程序单元。

所述主控电路板102还包括电流电压源及测试量仪表、浮动驱动测量源1071、和开关控制模块108，其中，所述电流电压源及测试量仪表的数量例如是48个，所述浮动驱动测量源1071的数量例如是192个，所述开关控制模块108的开关控制位的数量例如是240个。

所述测试系统还包括外部电源或板卡工作电源500，用于板卡工作提供能源。

所述主控电路板102及内部资源和待测芯片的构成及连接原理

如图9所示，所述主控电路板102也称为主控控制板或主控板，所述主控电路板102的功能如下：

1.所有部件的总控制中心；

2.所有部件的通讯中心，通讯方式例如为USB/PCI Express；

3.除外部扩展源之外的所有部件连接接口；

所述主控电路板102包括：

4.TIB板卡接口；

5.TIB电路板，也称之为所述TIB测试资源接口板103，其数量例如为1；

所述TIB测试资源接口板103包括数字通道和PPMU单元，例如包括64个PPMUs单元和320数字通道，其中，所述PPMU单元包括8个通道，在48个并行测试站配置的系统中，每个PPMU可以单独连接到48个测试站；每个数字通道可以被FPGAs直接控制；每个测试站可以用到5个数字通道。PPMU称之为每个引脚参数测量单元模块。

按所述待测产品900进料区域到进行产品测试的方式描述，所述测试站包括：

●与每个芯片的管脚相连的接触器；

●限定每个芯片的封装便于接触器接触定位准确的装置；

●接触器连接到测试机的Family board上的对应测试位。

6.192个独立的浮动驱动源，按4×48的方式分组；

7.数字通道和PPMU的连接装置，也称之为第一连接装置；

8.48个直流输出源及测量仪表，其中，直流输出源及测量仪表的集合或电路板也称为DC-Sources Board或DCS NG；

9.48个可编程控制负载模块，每个可编程控制负载模块包括1个可编程加载的负载——也称为LoadProg NG、1个差分测量仪表单元或者差分测量仪表通道——也称为DiffMeter、和1个时序时钟测量仪表单元——也称之为时序测量单元或者TMU；

10.所述开关控制模块108，其提供240个开关控制位；分成5组，每组48个开关控制位；

所述开关控制位既可以驱动微测试收发器或者Microtest transceiver，也可以驱动MOS半导体开关，其中，每个所述微测试收发器芯片具有16个通过单线协议框架或Single wire ptotocol frame单独地编程的开关，所述MOS半导体开关例如用于中继用途；

240个开关控制位通过电路设置可以完全控制到每个测试站，但是，建议分成5组，前4组用作资源的连接，第5组用作公共的连接；

常规地，高达四个不同的微测试收发器用于测试站相关的连接。每个微测试收发器由一个数据位控制，其关联方式如下：

第一组(1-48)：由1号收发器控制

第二组(49-96)：由2号收发器控制

第三组(97-144)：由3号收发器控制

第四组(145-192)：由4号收发器控制

第五组(193-240)：由公共收发器控制

48个电压电流源及测试量仪表DCS NG工作原理

如图10所示，共有4块DCS集成模块电路板106安装在所述主控电路板102上，每块所述DCS集成模块电路板106可以互换，每块所述DCS集成模块电路板106里面有12个DCS模块1061用螺丝固定安装，12×4共有48个DCS支持48个测试位同时工作。所述DCS模块1061具有电流电压源及测试量仪表的功能。所述DCS集成模块电路板106也称为DCS Boards，所述DCS模块1061也称为DCS MP NG。

所述DCS模块1061的规格参数：

√功能有4象限输出VI

√功能有FV，FI，FHiZ，MV，MI

√输出电流范围20uA，200uA，2mA，20mA，200mA，4A

√输出电压范围1V，3V，5V，10V，30V，80V

√异常报警功能

√时间测量功能

可编程加载负载及连接测量仪原理

如图11所示，所述主控电路板102包括负载可编程板卡109，其中，所述负载可编程板卡109的数量例如是4个。所述负载可编程板卡109包括负载可编程模块1091，其中，每个所述负载可编程板卡109例如包括12个所述负载可编程模块1091。所述负载可编程板卡109也称之为Load Prog Board，所述负载可编程模块1091称之为Load Programmable NG。

所述负载可编程模块1091包括负载可编程单元1092、差分仪表通道1093、和时序测量单元。所述负载可编程单元1092也称为可加编程通道、可加载程序模块，所述差分仪表通道1093也称之为差分测量仪表，时序测量单元也称为时间测量单元1094、时序测量单元。

因此，所述主控电路板102具有超过48个所述负载可编程模块1091，每个所述负载可编程模块1091例如包括1个所述负载可编程单元1092、1个所述差分仪表通道1093、和1个所述时间测量单元1094。

图11中以功能原理方框图的方式示出所述负载可编程单元1092。

图11中以功能原理方框图的方式示出所述差分仪表通道1093。

图11中以功能原理方框图的方式示出所述时间测量单元1094。

可编程负载加载板

所述可编程负载加载板104包括可编程的电感负载1041和可编程的电阻负载1042。如图12所示，所述可编程负载加载板104例如包括48×2个可编程的电感负载1041和48×4可编程的电阻负载1042。在所述可编程负载加载板104上主要是各种参数值的负载电感电阻，这些负载不可以直接全部一次接到待测芯片的电路上，需要通过所述负载可编程板卡109在程序的控制下按照需要接入，参与到测量中。

所述可编程负载加载板104是通过主控板和产品测试连接电路板，把测试需要用到的可编程的电感和电阻作为负载加载到测量中去，目前提供48个并行测试站，同时提供每个测试站的电感负载1041和电阻负载1042。产品测试连接电路板也称之为所述接触电路板101。

如图12所示，每个测试站配置了可编程连接负载，在负载加载板上有4个标准电阻和2个电感，可以连接到4个不同位置。

240位开关控制位原理

如图13所示，系统提供64数据位、或控制位、或databits。所述64个控制位由FPGA数字信号直接驱动，所述64个控制位输出的是0v或3.3v的信号，因此能够驱动MOSFET来直接驱动继电器的线圈，或者可能配置驱动下文所述的收发器MSW05。

所述开关控制模块108MSW05应用于高压高精度的16个控制通道的收发器的控制，将16个独立固态继电器封装在LQFP44封装模块里面。所述开关控制模块108MSW05可以通过串行或并行的模式，以高速立即响应型或低速延迟型的各种模式打开/关闭每个通道。

可以提供240个独立控制位，并且可以分成5组，由48独立控制位控制。

240个开关控制位是指所述测试机目前有240个开关控制位去控制240个开关，240个控制位由若干个MSW05芯片组成，每个MSW05里面具有16个MOS半导体开关。

所述浮动驱动测量源原理

所述主控电路板102包括浮动驱动板卡107。如图14所示，所述主控电路板102例如包括4块所述浮动驱动板卡107。

每个测试站配有4个不同的浮动驱动源。

每个浮动驱动源由光耦隔离并可编程浮动电压数字驱动。

浮动驱动源连接首4位数字通道。

参照图14中的电路原理图，其中，

可编程高电位的级别DRV+/DRV-difference为：4-18V；

可编程低电位的级别DRV+/DRV-difference为：-5--2V and 0V；

在输出300mV时可编程输出电流精度为50mA。

TIB电路板的数字通道和PPMU的连接

TIB电路板，也称之为所述TIB测试资源接口板103，包括PPMUs和数字通道。如图15所示，所述TIB测试资源接口板103例如包括64个PPMUs和320个数字通道。所述TIB测试资源接口板103安装在主控板上，并且所述TIB电路板为每个测试站提供2个PPMU模拟输出源和10个数字通道接入。

PPMU的功能及其组成描述

√每个PPMU可以提供4象限输出的电压电流输出通道源；

√具有输出电压，输出电流；输出一定频率波形；测量电压，测量电流的功能；

√输出电压和测量电压的范围是±11.25V；

√输出电流和测量电流的范围是±5uA·±20uA·±200uA·±2mA±60mA异常报警；

√提供Kelvin测量器件连接；

√外部的DGS连接；

√每个PPMU可以直接连接5个数字通道的输出和测量；

数字通道工作原理

320个数字通道由FPGAs直接控制，由TIB电路板嵌入主控板中；320个数字通道可以理解为320个输入输出端，每个输入输出端只接受或发送数字信号，0或者1，预先定义了0位0伏低电平，1为5.5伏高电平50mA电流，加上时序完成信号输入，其中，所述时序的预先定义频率可以大于10Mhz；FPGA可以按预先定义的时序直接读取数字通道的信号记录；

其功能：静态可编程数字执行模块

√0V到5.5V的输出电压范围并且提供50mA的电流；

√可以提供超过10MHz的输出频率；

√每个通道提供2百万条执行矢量的序列的储存空间；

√提供可选用输出或接受模式的通道；

√针对并行测试每个站提供DSIO，包括1千条执行矢量输出存储空间和1千条执行矢量输入存储空间；

针对48个并行测试站的配置：

√提供5个数字通道的连接；

√提供1个PPMU的测试和输出的连接；

√提供PPMU的输出和5个数字通道的输出；

针对32个并行测试站的配置：

√10个数字通道的连接；

√2个PPMUs的输出和测量连接；

√每个PPMU的输出直接连接到5个数字通道的输出端；

√PPMU1输出可以连接数字通道1-5；

√PPMU2输出可以连接数字通道6-10；

所述测试头连接所述待测产品的结构

如图16所示，由大量的所述探针1051装配在托架1052上，接触待测条式芯片113和所述测试头100上的所述待测产品900所述接触电路板101，完成测试回路，由所述操作机台111自动更换所述待测条式芯片113组，完成大批量产品的测试。所述托架1052也称为条式 芯片托盘112

测试产品所述接触电路板和产品如何连接原理

如图17所示，所述接触电路板101或Family Board上设计有与96粒产品同时连接的铜箔印刷电路接触点。

铜箔印刷电路接触点不是直接连接待测试的产品，而是通过探针阵列及探针阵列座来连接待测芯片。

每粒待测芯片通过这些所述探针1051组合，电流大的电极提供一定数量的所述探针1051接触芯片管脚。

并行测试和分组测试及分组乒乓测试的描述

如图18所示，当96粒芯片同时放入96个测试站的测试时，96个测试站被分为两组，A组和B组，每组48个测试站，进行组与组之间的并行测试

奇数测试站为A组，如图18标黄色或第二、四行，偶数测试站为B组，如图18标蓝色或第一、三行

A组与B组进行乒乓式测试，A组完成后，通过继电器控制测试B组

VTH和IDSS分为两组测试。

受测试机最大电流100A的限制，VDSON的测试在两个组间又各分为8个小组，每个小组由6个测试站组成，总共16个小组。

A组测试站： B组测试站：

小组A1：1 3 5 7 9 11 小组B1：2 4 6 8 10 12

小组A2：13 15 17 19 21 23 小组B2：14 16 18 20 22 24

小组A3：25 27 29 31 33 35 小组B3：26 28 30 32 34 36

小组A4：37 39 41 43 45 47 小组B4：38 40 42 44 46 48

小组A5：49 51 53 55 57 59 小组B5：50 52 54 56 58 60

小组A6：61 63 65 67 69 71 小组B6：62 64 66 68 70 72

小组A7：73 75 77 79 81 83 小组B7：74 76 78 80 82 84

小组A8：85 87 89 91 93 95 小组B8：86 88 90 92 94 96

外部大功率电压电流源Beats的硬件分组连接方式

1个外部所述大功率电压电流源Beasts是如何分配给96个测试站：

如图19所示，外部所述大功率电压电流源Beats的输出由电缆连接到主控板的多路负载编程模块分配出48个电流输出通道，其中通道1分配给1号和2号测试站，在乒乓开关位97，145的控制下进行2个站间分配，同理第95和96号站在乒乓开关位的控制下由第35通道进行分配，进而完成48个输出分配给96个站在测试中完成，具体分配参照图47。

由于乒乓开关位的控制可以48/2＝24，48/4＝12个组内进行顺序和并行工作完成组内组外数量进行控制。

由于乒乓开关位的控制在每组内可以分成2小组或4小组，例如48/2＝24，或者48/4＝12，在小组内进行并行测试，在小组间进行顺序测试。

多路负载编程模块也称为Multiplexer Load PROG，电流输出通道也称为Currentout通道。

数字通道的硬件分组连接方式

320个数字通道是如何分配到96个测试站：

如图20所示，例如测试机总共有320个数字通道，对其中的240个数字通道进行分组：数字通道组#1至#5，通过开关控制位97和145的控制，先分配给1号测试站测试一粒芯片，然后切换到2号测试站测试另一粒芯片；按照这个方式240个数字通道分成240/5，48组数字通道由乒乓模式切换来满足96个测试站的芯片测试，如果不进行乒乓模式切换需要96×5近480个数字通道，所以对于目前的设计96个测试站，240个数字通道可以满足，节约了240个数字通道的硬件资源；具体分配参照图47。

下文以功率MOS器件——也就是PowerMOS芯片的并行测试为实例详细描述测试原理和方法。

如图24、图25所示，在一条引线框架上有96粒功率MOS器件，在进行并行测试前所有的电极是连着的，在并行测试前会把S和G极切开分离出来，如下图可以看出在条式芯片阵列里面，所有的芯片的D极是连接在一起，G极和S极是独立分离出来的：

半导体功率器件，也称之为功率半导体器件，以前也被称为电力电子器件，简单来说，就是进行功率处理的，具有处理高电压，大电流能力的半导体器件。

随着以功率MOSFET器件为代表的新型功率半导体器件的迅速发展，现在功率半导体器件已经非常广泛，在计算机、通行、消费电子、汽车电子为代表的4C行业多有应用。

测量IDSS的值

测试条件:Vgs＝0[V]，Vds＝Nom.BVdss[V]；

如图21所示，测试工作原理:测D极和S极之间的漏电流，条件是在Vgs＝0V时，D极和S极没有导通时，二极管的反向漏电流，DCS仪表串联到S极和地之间测量由D极接入的源正向电压15V和30V时测量到漏电流，其值小于2.5μA，0.8μA为正常值否则为不良品。

图21示出单粒测试IDSS的原理图211；图21示出多粒并行测试IDSS的原理图212。

测量VGS(th)的值

如图22所示，测试工作原理：D极和G极由开关SW14闭合对地短接满足测试条件Vgd＝0V时，在S极串入DCS电流源，拉电流分别为Id＝250μA/Id＝20μA时在DCS电流源的电压表测量S端对地电压值，其值在250μA时电压范围1.05V和2.4V之间，在20μA时电压范围0.88V和1.89V之间为正常芯片值。否则为不良品。由于只有48个DCS，所以一次只能并行测试48粒，96需要在乒乓测试模式下完成全部96粒的测试。

图22示出单粒测试VGS(th)的原理图221；图22示出多粒并行测试VGS(th)的原理图222。

测量VDSON相关参数

测试条件:Vgs＝10V，5.0V的G极开启电压条件下，D极和S极导通电流在8.5A，2.0A进行测量导通电流和D极S极压降。

测试工作原理:如图23所示，用PPMU源接入G极和S极之间的提供10V和5V电压，在D极接入Beast电流源，在S极和地线之间串入所述负载可编程模块1091模拟在负载接入状态下，用所述负载可编程模块1091的差分表测量D极和S极导通时的压降和通过的电流，当电流为8.5A时，PPMU加载5V时差分表测的压降要低于415mV，且电流在8-9A之间，在10V时高于213mV，低于400mV；当电流为2A时，PPMU加载10V，差分表测的压降要低于100mV且电流在1.4A和2.6A之间为正常芯片，否则为不良品。

图23示出单粒测试VDSON的原理图231；图23示出多粒并行测试VDSON的原理图232。

图45示出96个测试站的上述三个电性参数的并行测试结果样本列表。图46是所述三个电性参数的测试结果判断列表。

基于上述发明构思，参照图1-5，根据本发明的半导体功率器件的并行测试方法的第一实施方式，所述并行测试方法用于在封装测试工序中，通过芯片封装测试装置对整条引线框架上的半导体功率器件进行并行测试。与现有技术的不同之处至少在于：在本发明中，在封装测试工序中，所述半导体功率器件没有从所述引线框架上完全切割分离出来，所述芯片封装测试装置能够同时测量多个半导体功率器件；而在现有技术中，在芯片封装工艺的最终封装测试工位中，所述半导体功率器件完全从所述引线框架上完全切割分离出来，而且芯片封装测试装置只能够一个一个地测量半导体功率器件。

如图2、3、5所示，所述半导体功率器件是分布在所述引线框架上的已模封成型、或者已模封电镀、烘烤成型的封装单元。如上文所述，所述半导体功率器件例如是PowerMOS芯片或器件。

参照图16，所述芯片封装测试装置或者半导体功率器件的并行测试设备包括所述测试头100、所述测试支架110、和所述操作机台111，其中，所述测试头100包括所述接触电路板101、所述主控电路板102、所述TIB测试资源接口板103、所述可编程负载加载板104、和所述探针接触装置105，所述主控电路板102还包括所述DCS集成模块电路板106和所述开关控制模块108，所述测试支架110用于支承和固定所述测试头100，并保证所述操作机台111与所述测试头100之间的相对定位，所述操作机台111包括条式芯片托盘112。图6-16简要示出半导体功率器件的并行测试设备的各组成部分的功能、结构、和工作原理，并在上文的发明构思部分进行了相关文字描述。

如图16所示，所述探针接触装置105包括多个所述探针1051和所述托架1052，其中，所述探针1051装配在所述托架1052上。优选地，所述探针1051或接触探针1051包括导电针头和导电针体，其中，所述导电针体的中空腔内设置有压缩弹簧，所述导电针头被安置在所述导电针体的两端，并且，借助于所述压缩弹簧，所述探针1051的长度可以改变，以便适应不同型号的半导体功率器件的测试。

如图17所示，所述接触电路板101具有与所述引线框架上的所有封装单元的所有芯片引脚同时电性连接的铜箔印刷电路接触点。可以理解的是，对于不同类型的芯片，需要不同的所述接触电路板101，以便设计与所述芯片的管脚相对应的铜箔印刷电路接触点。

参照图1-6，所述并行测试方法包括以下步骤：

预切筋步骤S1：将每个所述封装单元的部分芯片引脚与所述引线框架切割分离，且每个封装单元的另一部分芯片引脚与所述引线框架保持相连。图24示出PowerMOS芯片模封成型后的引线框架的示意图，其中，PowerMOS芯片的所有管脚没有切割，都与引线框架相连。图25示出PowerMOS芯片模封成型后的引线框架的示意图，其中，PowerMOS芯片的G极管脚和S极管脚被切割分离，不与引线框架相连。可以理解的是，由于不同类型的芯片的电极或管脚可能不同，因此，在预切筋步骤S1中需切割分离哪些管脚就需要事先根据测试电路设计总构思来确定。

芯片固定步骤S2：将所述引线框架固定安装在所述操作机台111的条式芯片托盘112上。如图16所示，条式芯片托盘112能够在所述操作机台111的操作平面内精确地二维移动，以便与所述探针接触装置105的探针阵列对齐。

所述探针1051排列步骤S3：将所述探针接触装置105的多个所述探针1051组成探针阵列，所述探针1051之间的间隔尺寸与所述引线框架上的封装单元的芯片引脚之间的间隔尺寸在横向和纵向上相匹配，并且使每个所述探针1051的第二端部与所述接触电路板101的相应的铜箔印刷电路接触点电性连接。可以理解的是，半导体功率器件的每个独立的管脚对应地与至少一根所述探针1051电连接，半导体功率器件的与所述引线框架连接的管脚可以共同使用一根或多根所述探针1051，也可以每个管脚对应地与至少一根所述探针1051电连接。

回路建立步骤S3：所述探针1051采用平台接触方式，且与所述封装单元的芯片引脚电性相连，从而，所述引线框架上的所有封装单元的所有芯片引脚与相应的所述探针1051的第一端部电性连接，进而为所述引线框架上的每个所述半导体功率器件建立测试回路，在所述测试头100中，每个所述半导体功率器件的测试回路对应一个测试站。可以理解的是，如图16所示，所述探针接触装置105与所述接触电路板101之间电性连接对齐后，在整个测试过程中保持固定在一起，只要不更换所述待测条式芯片113的类型，就不需要更换所述接触电路板101。通过控制所述操作机台111来移动所述探针接触装置105，使得所述探针1051的第一端部与相应的芯片引脚电性连接，从而将所述引线框架上的所有芯片都电连接到测试电路中。优选地，使用上文所述的框架影像定位系统，用于探针阵列与所述引线框架上的所有封装单元的所有芯片引脚进行自动定位对齐。优选地，所述平台接触方式通过所述托架1052来实现，所述托架1052能够将所述探针阵列组装成平台的形式，然后通过移动所述引线框架，实现所有芯片引脚整体地与平台形式的所述托架1052上的相应所述探针1051电性接触。

器件分组步骤S4：将所述已建立测试回路的测试站分成两组：A组测试站和B组测试站，其中，所述A组测试站的序号为奇数，其等于(2×I-1)，所述B组测试站的序号为偶数，其等于(2×I)，且I≥1。如图18、24、25所示，对于具有96个封装单元或PowerMOS芯片的引线框架而言，图24中的四行PowerMOS芯片按图18所示的序号进行编号，其中，第2、4行为A组PowerMOS芯片，对应于A组测试站，第1、3行为B组PowerMOS芯片，对应于B组测试站。

并行测试步骤S5：所述开关控制模块108的开关控制位按乒乓测试模式控制所述A组测试站处于待测试状态，所述测试头100对在所述A组测试站上的半导体功率器件进行并行测试；在完成A组测试后，所述开关控制模块108的开关控制位按乒乓测试模式控制所述B组测试站处于待测试状态，所述测试头100对在所述B组测试站上的半导体功率器件进行并行测试。可以理解的是，参照18、19，各个测试站所需的资源同样行益于所述乒乓开关位而实现有效的分配和利用。例如，如图21、22所示，本文所述的PowerMOS器件的电性参数IDSS和PowerMOS器件的电性参数VTH的测量就是将96个PowerMOS芯片分成两组，每组48个，同时并行测试A组的48个PowerMOS芯片后，通过程序控制电路动态组合，并控制所述乒乓开关位，实现乒乓测试转换，实现对B组的48个PowerMOS芯片的同时并行测试。

上述半导体功率器件的并行测试方法达到了一次测试整条引线框架上的半导体功率器件的技术效果，极大地提高了生产测试效率。

优选地，所述器件分组步骤S4还包括如下子步骤：

小组划分子步骤S21：根据所述半导体功率器件所需的测试电流或测试电压的大小、和所述测试头100能够承受的最大电流或电压，分别将所述A组测试站和所述B组测试站各分成M小组，每小组有N个测试站，其中，所述A组测试站的序号为奇数，其等于2(i+j×N)-1，所述B组测试站的序号为偶数，其等于2(i+j×N)，其中，I＝(i+j×N)，i为测试站序号，j为小组序号，且1≤i≤N，0≤j≤M，M≥0，N≥1。如上文所述，参照图18、23、24、25，受所述测试机最大电流100A的限制，VDSON的测试在两个组间又各分为8个小组，每个小组由6个测试站组成，总共16个小组。也就是，M＝8，N＝6，1≤i≤6，0≤j≤8，所述A组测试站的序号为奇数，其等于2(i+j×6)-1，所述B组测试站的序号为偶数，其等于2(i+j×6)。

替代所述并行测试步骤S5，按如下步骤进行并行测试：

小组并行测试步骤S22：所述开关控制模块108的开关控制位按顺序测试模式控制所述测试头100测试每个小组的半导体功率器件，并且，在每个小组内，所述开关控制模块108的开关控制位按乒乓测试模式分别并行测试所述小组内的属于A组的半导体功率器件和属于B组的半导体功率器件。如上文所示，按顺序测试1小组至8小组，而在每个小组内，同时测试A组内的j小组的所有PowerMOS芯片，然后按乒乓测试模式转换至B组，同时测试B组内的j小组的所有PowerMOS芯片。也就是，同时并行测试A1小组，然后按乒乓测试模式转换，同时并行测试B1小组，同时并行测试A2小组，然后按乒乓测试模式转换，同时并行测试B2小组，同时并行测试A3小组，然后按乒乓测试模式转换，同时并行测试B3小组，……。

通过上述分小组的乒乓测试模式达到了一次测试安装到位后，方便快速地测试整条引线框架上的96个PowerMOS芯片的大电流参数例如VDSON的技术效果。

优选地，参照图17，在使用大电流测试所述半导体功率器件的情形下，所述探针接触装置105为所述半导体功率器件的每个大电流管脚提供确定数量的所述探针1051，形成组合所述探针1051，并通过所述组合所述探针1051接触所述大电流管脚。例如，图17示出PowerMOS芯片的G极连接有6根所述探针1051，D极连接有7根所述探针1051，S极连接有6根所述探针1051，这样的配置保证在进行大输入电流测试的情况下，所述探针1051不会超常发热，每根所述探针1051承受的电流在正常范围内。

优选地，参照图15，所述主控电路板102还包括TIB板卡接口和第一连接装置，其中，

所述TIB板卡接口用于连接所述TIB测试资源接口板103，所述TIB测试资源接口板103包括数字通道和PPMU单元；

所述第一连接装置用于连接所述主控电路板102与所述数字通道、所述PPMU单元。

这样模块化的电路板设计保证可以按不同的测试需求更换资源电路板，例如，图15所示的所述TIB测试资源接口板103具有320个数字通道和64个PPMU单元，这样的资源配置可以满足96芯片的引线框架的并行测试需要。而对于240芯片的引线框架，就需要更多的资源，需要更换容量更大的所述TIB测试资源接口板103。所述测试机能够提供的资源包括但不限于：数字通道、PPMU单元、所述浮动驱动测量源1071、所述DCS模块1061、所述负载可编程模块1091、差分测量表、所述时间测量单元1094等。

优选地，参照图13，所述开关控制模块108包括开关控制位，其中，所述开关控制位能够驱动微测试收发器，也能够驱动MOS半导体开关，所述微测试收发器芯片具有16个编程控制开关，所述编程控制开关能够通过单线协议框架单独地编程控制。可以理解的是，所述开关控制位具有乒乓开关控制功能，是实现乒乓测试的关键部件。

优选地，参照图11，所述主控电路板102包括所述负载可编程板卡109，所述负载可编程板卡109包括所述负载可编程模块1091，所述负载可编程模块1091例如包括所述负载可编程单元1092、所述差分仪表通道1093、和所述时间测量单元1094。可以理解的是，借助于所述负载可编程模块1091，如图21-23、33、37、40所示，通过编程，可以动态地分配资源，实现一次测试安装到位，并行测试整条引线框架上的封装单元的技术效果。

优选地，参照图12，所述可编程负载加载板104包括可编程的电感负载1041和可编程的电阻负载1042；

所述可编程负载加载板104是通过所述接触电路板101和所述主控电路板102，把测试需要用到的所述可编程的电感负载1041和所述可编程的电阻负载1042作为负载加载到测量中去，为每个测试站提供所述电感负载1041和所述电阻负载1042。

这样的配置有利于将物理元器件动态地加载到测试电路中，以满足不同的测试需要，使得同一台测试设备可用于更多种类的芯片测试。

优选地，参照图14，所述主控电路板102还包括所述浮动驱动板卡107，所述浮动驱动板卡107包括所述浮动驱动测量源1071，其中，所述浮动驱动源由光耦隔离，并可编程浮动电压数字驱动。

这样的配置保证可以为电路动态提供不同的电压数值，利于实现编程控制测试的自动化。

优选地，参照图16，所述探针接触装置105还包括高温测试加热装置114；

所述并行测试方法还包括如下测试步骤：

高温测试步骤91：所述高温测试加热装置114将所述引线框架加热升温至一确定温度，然后再次按所述并行测试步骤S5进行高温测试。

这样的配置有利于实现对芯片的高温工作环境下的性能测试。

优选地，参照图16，所述并行测试方法还包括如下步骤：

更换测条步骤101：在完成所述待测条式芯片113的测试后，所述操作机台111自动更换下一条所述待测条式芯片113。

通过所述操作机台111的引线框架的自动加载机构和框架影像定位系统实现全自动化的并行测试，特别适合于全自动化的芯片封装生产线。

优选地，参照图26、27、28，所述半导体功率器件是功率MOS芯片。功率MOS芯片也就是PowerMOS芯片，其作为本发明的优选实例，在下文详细描述其电性参数的测试方法，尤其是电性参数IDSS、VTH、VDSON的测试。

有利地，参照图24-28，所述多个半导体功率器件连接在引线框架上，其中，每个半导体功率器件的S极和G极被从所述引线框架上切开分离出来，并且，所有的半导体功率器件的D极是连接在一起。可以理解的是，所述引线框架上所有的半导体功率器件的D极是连接在一起是根据所述主控电路板102的电路设计需要来考量。图29示出图6所示的并行测试设备的所述测试头100与单个待测试的PowerMOS芯片连接的电路原理图；图30示出96测试站的PowerMOS芯片的并行测试汇总电路原理图；图31示出96测试站的PowerMOS芯片的并行测试另一汇总电路原理图；图32示出96测试站的PowerMOS芯片的并行测试电路原理图的摘选。在图29、31中，Force_G与Sense_G成双成对的目的是为了保证测量的精准度而用到Kelvin连接，Force_G是指芯片的G极连接驱动端，Sense_G是指芯片的G极连接到感测端。

优选地，参照图21，所述的半导体功率器件的并行测试方法在于：

第I个功率MOS芯片的电性参数IDSS的测试回路按如下方式建立：

设置S极连接到第I个DCS测量仪表；

关闭G极的连接源的开关；

断开G极的接地线的开关；

设置D极连接到所述大功率电压电流源300；

所述第I个功率MOS芯片的电性参数IDSS的测量方式如下：

设置到达D极的源输出电压为第一电压值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第一IDSS值；

设置到达D极的源输出电压为第二电压值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第二IDSS值。

对于96芯片的引线框架，其中，1≤I≤48，本发明的所述测试头100具有同时提供48套测试资源的能力，因此可以分成A组和B组进行并行测试。对于每个待测试的功率MOS芯片，都需要一套测试资源，同时测试48个功率MOS芯片就需要48套测试资源，并同时建立48个测试回路。

参照图21，所述第一电压值例如为第5标记行设置的15伏特，所述第二电压值例如为第7标记行设置的30伏特，因此所述第一电压值也可以参照图33的第351标记行，所述第二电压值也可以参照图33的第361标记行的下一行。可以理解的是，根据所述半导体功率器件的型号规格，所述第一电压值也可以是10伏特或者20伏特，所述第二电压值也可以是20伏特或者40伏特，只要根据产品测试方案可行，所述第一电压值和所述第二电压值可以根据需要取任何数值。

参照图21，所述第一IDSS值的计算与测量参照第6标记行的变量idss1_c，所述第二IDSS值的计算与测量参照第8标记行的变量idss2_c。参照图33，所述第一IDSS值的计算与测量参照第361标记行的变量idss1_c，所述第二IDSS值的计算与测量参照第362标记行的变量idss2_c。如上文所述，在所述第一电压值设置为15V的情形下，若测量得到的所述第一IDSS值小于2.5μA，并且在所述第二电压值设置为30V的情形下，若测量得到的所述第二IDSS值小于0.8μA，则所述半导体功率器件的IDSS参数为正常值，所述半导体功率器件为良品，否则为不良品。

如图33-36所示，通过编程例如C++语言程序，达到实现动态重组测量电路、乒乓开关控制的技术效果，达到了乒乓模式的并行测试效果。例如，程序语句341databiton(DCS_TO_GATE1)控制的电路变化如图34所示，程序语句351Micro.Beast.Pins("DRAIN_beast").Voltage(Vdrain)控制的电路变化如图35所示，电性参数IDSS的测试结果如图36所示。

优选地，参照图22，所述的半导体功率器件的并行测试方法在于：

第I个功率MOS芯片的电性参数VTH的测试回路按如下方式建立：

设置S极连接到第I个DCS测量仪表；

通过所述开关控制模块108的开关控制位关闭G极的接地线的开关，使得所述G极对地导通；

所述第I个功率MOS芯片的电性参数VTH的测量方式如下：

设置所述第I个DCS测量仪表的管脚拉电流为第一电流值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第一VTH值；

设置所述第I个DCS测量仪表的管脚拉电流为第二电流值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第二VTH值。

对于96芯片的引线框架，其中，1≤I≤48，本发明的所述测试头100具有同时提供48套测试资源的能力，因此可以分成A组和B组进行并行测试。对于每个待测试的功率MOS芯片，都需要一套测试资源，同时测试48个功率MOS芯片就需要48套测试资源，并同时建立48个测试回路。

参照图22，所述第一电流值例如为表中的VTH1取值250μA，所述第二电流值例如为表中的VTH2取值20μA，因此所述第一电流值也可以参照图37的第385标记行源代码来理解，所述第二电流值也可以参照图37的第383标记行。可以理解的是，根据所述半导体功率器件的型号规格，所述第一电流值也可以是200μA或者150μA，所述第二电流值也可以是10μA或者30μA，只要根据产品测试方案可行，所述第一电流值和所述第二电流值可以根据需要取任何数值。

参照图22，所述第一VTH值的计算与测量参照变量VTH2，所述第二VTH值的计算与测量参照变量VTH1。参照图37，所述第一VTH值的计算与测量参照第386标记行的变量vth2，所述第二VTH值的计算与测量参照第384标记行的变量vth1。如上文所述，在所述第一电流值设置为250μA的情形下，若测量得到的所述第一VTH值的电压范围1.05V和2.4V之间，并且在所述第二电流值设置为20μA的情形下，若测量得到的所述第二VTH值的电压范围0.88V和1.89V之间，则所述半导体功率器件的VTH参数为正常值，所述半导体功率器件为良品，否则为不良品。

图37示出图6所示的并行测试设备的所述测试头100通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VTH的部分源代码图解说明表；图38示出对应于图37的源代码语句381Micro.Connectivity.SetDatabit(1,14,DatabitOn)和语句382databitoff(DCS_TO_GATE1)的硬件控制响应的电路示意图；图39示出图37的源代码Mysequenc->test(vth1)、Mysequenc->test(vth2)和Mysequenc->test(deltaVth)的测试结果图表。

优选地，参照图23，所述的半导体功率器件的并行测试方法在于：

按权利要求2所述的并行测试方法进行并行测试，其中，

第(i，j)个所述功率MOS芯片的电性参数VDSON的测试回路按如下方式建立：

将D极连接到所述大功率电压电流源300；

将PPMU源接入G极和S极之间；

通过所述开关控制模块108的开关控制位断开G极的接地线的开关，使得所述G极对地断开；

在S极和地线之间串接所述第(i，j)个所述负载可编程模块1091；

所述第(i，j)个功率MOS芯片的电性参数VDSON的测量方式如下：

设置D极的电流为第三电流值；

设置G极和S极之间的电压为第三电压值；

通过所述第(i，j)个所述负载可编程模块1091模拟负载接入状态，用所述第(i，j)个所述负载可编程模块1091测量D极和S极导通时的第一电压值VDSON；

设置D极的电流为第四电流值；

设置G极和S极之间的电压为第四电压值；

通过所述第(i，j)个所述负载可编程模块1091模拟负载接入状态，用所述第(i，j)个所述负载可编程模块1091测量D极和S极导通时的第二电压值VDSON。

如上文所述，参照图18、23、24、25，受所述测试机最大电流100A的限制，VDSON的测试在两个组间又各分为8个小组，每个小组由6个测试站组成，总共16个小组。也就是，M＝8，N＝6，1≤i≤6，0≤j≤8，所述A组测试站的序号为奇数，其等于2(i+j×6)-1，所述B组测试站的序号为偶数，其等于2(i+j×6)。

参照图23，所述第三电流值例如为8.5A，所述第三电压值例如为5V，并且所述第四电流值例如为2A，所述第四电压值例如为10V。可以理解的是，只要测试流程和产品规格型号许可，第三电流值、第三电压值、第四电流值、第四电压可以设置为任何允许的数值。如图23的数据列表所示，在所述第三电流值电流为8.5A、第三电压值为5V的情形下，测量得到的所述半导体功率器件的所述第一电压值VDSON低于415mV，且电流IDSON在8-9A之间；在所述第三电流值电流为8.5A、第三电压值为10V的情形下，所述第一电压值VDSON高于213mV，低于400mV；在第四电流值为2A、第四电压为10V，所述第二电压值VDSON低于100mV且电流IDSON在1.4A和2.6A之间，所述半导体功率器件为正常芯片，否则为不良品。具体的测量实施方式可参见图40所示的源代码。关于参数电流IDSON的测量不在本发明的保护范围之内，因此不再详述。

图40示出图6所示的并行测试设备的所述测试头100通过编程控制动态组成的测试电路用于测试PowerMOS器件的电性参数VDSON的部分源代码图解说明表；图41示出对应于图40的部分源代码例如语句401Micro.DCS_MP.Pins("SOURCE_dcs").VRange(VRange10)、语句402Micro.LP.Pins("SOURCE_lp").Connect(Connection::Connect_)、语句403Micro.DCS_MP.Pins("SOURCE_dcs").Connect(DCSConnectSENSE)、语句4404Micro.Beast.Pins("DRAIN_beast").Voltage(5)、语句405Micro.Connectivity.SetDatabit(1,8,DatabitOn)的硬件控制响应的电路示意图；图42示出图6所示的并行测试设备的所述测试头100的载入电流最大值及其它参数列表，其中，所述测试头100能够承受4最大电压为40伏特、最大电流为200安培；图43示出图40的源代码的测试结果图表；图44：对应于图40的部分源代码的硬件控制响应的另一电路示意图，其给出程序源代码与电路动态控制的概略性示意，可以通过放大示图来查看，或者向申请人要求原始高清图。

基于上述的半导体功率器件的并行测试方法和设备，本发明能够非常快速、高效率、全自动化地通过程序控制完成PowerMOS芯片的100多项电性参数的测量，从而全面地评估所述PowerMOS芯片的良品率。

因此，上述半导体功率器件的并行测试方法和设备可以用于全自动化的芯片封装生产线，尤其是全自动的半导体功率器件的封装生产线，将生产效率提高到极致。

根据本发明的半导体功率器件的封装方法的一实施方式，参照图1，所述封装方法包括以下步骤：

装载步骤S1601：将晶圆贴附在蓝膜上；

切割步骤S1602：将所述晶圆切割成芯片；

贴接步骤S1603：将所述芯片粘接在引线框架上；

焊线步骤S1604：将所述芯片的焊点与所述引线框架的相应管脚用导电线通过焊接方式连接在一起；

模封步骤S1605：将所述芯片用环氧树脂按模塑成型方式封装，形成模封体；

条式并行测试步骤S1606：根据权利要求1至10中任一项所述的并行测试方法测试所述引线框架上的半导体功率器件；

剪切成型步骤S1607：在剪切成型工位将所述半导体功率器件的剩余管脚从所述引线框架上切割分离出来，并将所述半导体功率器件的管脚压制成型，形成独立的半导体功率器件；

包装步骤S1608：所述半导体功率器件被装入管子或者包装卷里进行成品包装。

上述技术方案也适用于其它芯片的全自动化生产线。

具体地，如图1所示，半导体功率器件的封装方法包括以下步骤：

装载步骤S1701：将晶圆贴附在蓝膜上；

切割步骤S1702：将所述晶圆切割成芯片；

贴接步骤S1703：将所述芯片粘接在引线框架上；

焊线步骤S1704：将所述芯片的焊点与所述引线框架的相应管脚用导电线通过焊接方式连接在一起；

模封步骤S1705：将所述芯片用环氧树脂按模塑成型方式封装，形成模封体；

后固化步骤S1706：对所述模封体进行热固化处理；

电镀步骤S1707：对所述引线框架进行电镀，形成封装单元；

烘烤步骤S1708：对所述封装单元进行烘烤热处理；

标记步骤S1709：在所述引线框架上标记唯一的二维标识码，其中，使用所述二维标识码和相应的纵横位置坐标作为所述封装单元对应的所述半导体功率器件的唯一信息标记，所述半导体功率器件在所述引线框架上具有对应的所述纵横位置坐标；

条式并行测试步骤S1710：根据权利要求1至10中任一项所述的半导体功率器件的并行测试方法测试所述引线框架上的芯片；

结果上传步骤S1711：所述具有唯一信息标记的半导体功率器件的测试结果上传至服务器，用于激光打印工位，也就是芯片良品打印工位；

良品打印步骤S1712：所述引线框架在所述激光打印工位，根据服务器的测试结果，给良品进行激光打印；

剪切成型步骤S1713：在剪切成型工位将所述半导体功率器件的剩余管脚从所述引线框架上切割分离出来，并将所述半导体功率器件的管脚压制成型，形成独立的半导体功率器件；

漏电测试步骤S1714：在包装机上对所述半导体功率器件进行漏电通断部分快速测试项目测试；

外观测试步骤S1715：对所述半导体功率器件进行外观检测；

包装步骤S1716：所述半导体功率器件被装入管子或者包装卷里进行成品包装。

上述半导体功率器件的封装方法特别适合于PowerMOS芯片的全自动化封装与测试，其生产效率比现有技术大幅提高。

以上详细描述了本发明创造的优选的或具体的实施例。应当理解，本领域的技术人员无需创造性劳动就可以根据本发明创造的设计构思做出诸多修改和变化。因此，凡本技术领域中技术人员依本发明创造的设计构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在本发明创造的范围之内和/或由权利要求书所确定的保护范围内。

Claims (17)

1.半导体功率器件的并行测试方法，其用于在封装测试工序中，通过芯片封装测试装置对整条引线框架上的半导体功率器件进行并行测试，其中，

所述半导体功率器件是分布在所述引线框架上的已模封成型的封装单元；

所述芯片封装测试装置包括测试头（100）、测试支架（110）、和操作机台（111），其中，所述测试头（100）包括接触电路板（101）、主控电路板（102）、TIB测试资源接口板（103）、可编程负载加载板（104）、和探针接触装置（105），所述主控电路板（102）还包括DCS集成模块电路板（106）和开关控制模块（108），所述测试支架（110）用于支承和固定所述测试头（100），并保证所述操作机台（111）与所述测试头（100）之间的相对定位，所述操作机台（111）包括条式芯片托盘（112）；

所述探针接触装置（105）包括多个探针（1051）和托架（1052），其中，所述探针（1051）装配在所述托架（1052）上；

所述接触电路板（101）具有与所述引线框架上的所有封装单元的所有芯片引脚同时电性连接的铜箔印刷电路接触点；

其特征在于：所述并行测试方法包括以下步骤：

预切筋步骤S1：将每个所述封装单元的部分芯片引脚与所述引线框架切割分离，且每个封装单元的另一部分芯片引脚与所述引线框架保持相连；

芯片固定步骤S2：将所述引线框架固定安装在所述操作机台（111）的条式芯片托盘（112）上；

所述探针（1051）排列步骤S3：将所述探针接触装置（105）的多个所述探针（1051）组成探针阵列，所述探针（1051）之间的间隔尺寸与所述引线框架上的封装单元的芯片引脚之间的间隔尺寸在横向和纵向上相匹配，并且使每个所述探针（1051）的第二端部与所述接触电路板（101）的相应的铜箔印刷电路接触点电性连接；

回路建立步骤S3：所述探针（1051）采用平台接触方式，且与所述封装单元的芯片引脚电性相连，从而，所述引线框架上的所有封装单元的所有芯片引脚与相应的所述探针（1051）的第一端部电性连接，进而为所述引线框架上的每个所述半导体功率器件建立测试回路，在所述测试头（100）中，每个所述半导体功率器件的测试回路对应一个测试站；

器件分组步骤S4：将已建立测试回路的所述测试站分成两组：A组测试站和B组测试站，其中，所述A组测试站的序号为奇数，其等于（2×I-1），所述B组测试站的序号为偶数，其等于（2×I），且I≥1；

并行测试步骤S5：所述开关控制模块（108）的开关控制位按乒乓测试模式控制所述A组测试站处于待测试状态，所述测试头（100）对在所述A组测试站上的半导体功率器件进行并行测试；在完成A组测试后，所述开关控制模块（108）的开关控制位按乒乓测试模式控制所述B组测试站处于待测试状态，所述测试头（100）对在所述B组测试站上的半导体功率器件进行并行测试。

2.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述器件分组步骤S4还包括如下子步骤：

小组划分子步骤S21：根据所述半导体功率器件所需的测试电流或测试电压的大小、和所述测试头（100）能够承受的最大电流或电压，分别将所述A组测试站和所述B组测试站各分成M小组，每小组有N个测试站，其中，所述A组测试站的序号为奇数，其等于2（i+j×N）-1，所述B组测试站的序号为偶数，其等于2（i+j×N），其中，I=（i+j×N），i为测试站序号，j为小组序号，且1≤i≤N，0≤j≤M，M≥0，N≥1；

替代所述并行测试步骤S5，按如下步骤进行并行测试：

小组并行测试步骤S22：所述开关控制模块（108）的开关控制位按顺序测试模式控制所述测试头（100）测试每个小组的半导体功率器件，并且，在每个小组内，所述开关控制模块（108）的开关控制位按乒乓测试模式分别并行测试小组内的属于A组的所述半导体功率器件和属于B组的所述半导体功率器件。

3.根据权利要求2所述的半导体功率器件的并行测试方法，其特征在于：在使用大电流测试所述半导体功率器件的情形下，所述探针接触装置（105）为所述半导体功率器件的每个大电流管脚提供确定数量的所述探针（1051），形成组合所述探针（1051），并通过所述组合所述探针（1051）接触所述大电流管脚。

4.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述主控电路板（102）还包括TIB板卡接口和第一连接装置，其中，

所述TIB板卡接口用于连接所述TIB测试资源接口板（103），所述TIB测试资源接口板（103）包括数字通道和PPMU单元；

所述第一连接装置用于连接所述主控电路板（102）与所述数字通道、所述PPMU单元。

5.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述开关控制模块（108）包括开关控制位，其中，所述开关控制位能够驱动微测试收发器，也能够驱动MOS半导体开关，微测试收发器芯片具有16个编程控制开关，所述编程控制开关能够通过单线协议框架单独地编程控制。

6.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述主控电路板（102）包括负载可编程板卡（109），所述负载可编程板卡（109）包括所述负载可编程模块（1091），所述负载可编程模块（1091）包括负载可编程单元（1092）、差分仪表通道（1093）、和时间测量单元（1094）。

7.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述可编程负载加载板（104）包括可编程的电感负载（1041）和可编程的电阻负载（1042）；

所述可编程负载加载板（104）是通过所述接触电路板（101）和所述主控电路板（102），把测试需要用到的所述可编程的电感负载（1041）和所述可编程的电阻负载（1042）作为负载加载到测量中去，为每个测试站提供电感负载（1041）和电阻负载（1042）。

8.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述主控电路板（102）还包括浮动驱动板卡（107），所述浮动驱动板卡（107）包括浮动驱动测量源（1071），其中，所述浮动驱动测量源由光耦隔离，并可编程浮动电压数字驱动。

9.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述探针接触装置（105）还包括高温测试加热装置（114）；

所述并行测试方法还包括如下测试步骤：

高温测试步骤91：所述高温测试加热装置（114）将所述引线框架加热升温至一确定温度，然后再次按所述并行测试步骤S5进行高温测试。

10.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述并行测试方法还包括如下步骤：

更换测条步骤101：在完成待测条式芯片（113）的测试后，所述操作机台（111）自动更换下一条所述待测条式芯片（113）。

11.根据权利要求1至10中任一项所述的半导体功率器件的并行测试方法，其特征在于：所述半导体功率器件是功率MOS芯片。

12.根据权利要求11所述的半导体功率器件的并行测试方法，其特征在于：多个所述半导体功率器件连接在引线框架上，其中，每个半导体功率器件的S极和G极被从所述引线框架上切开分离出来，并且，所有的半导体功率器件的D极是连接在一起。

13.根据权利要求12所述的半导体功率器件的并行测试方法，其特征在于：第I个功率MOS芯片的电性参数IDSS的测试回路按如下方式建立：

设置S极连接到第I个DCS测量仪表；

关闭G极的连接源的开关；

断开G极的接地线的开关；

设置D极连接到大功率电压电流源（300）；

所述第I个功率MOS芯片的电性参数IDSS的测量方式如下：

设置到达D极的源输出电压为第一电压值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第一IDSS值；

设置到达D极的源输出电压为第二电压值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第二IDSS值。

14.根据权利要求12所述的半导体功率器件的并行测试方法，其特征在于：

第I个功率MOS芯片的电性参数VTH的测试回路按如下方式建立：

设置S极连接到第I个DCS测量仪表；

通过所述开关控制模块（108）的开关控制位关闭G极的接地线的开关，使得所述G极对地导通；

所述第I个功率MOS芯片的电性参数VTH的测量方式如下：

设置所述第I个DCS测量仪表的管脚拉电流为第一电流值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第一VTH值；

设置所述第I个DCS测量仪表的管脚拉电流为第二电流值；

通过所述第I个DCS测量仪表，按确定的时间间隔采集数据，取平均值，即为测量的第二VTH值。

15.根据权利要求12所述的半导体功率器件的并行测试方法，其特征在于：

按权利要求2所述的并行测试方法进行并行测试，其中，

第（i，j）个所述功率MOS芯片的电性参数VDSON的测试回路按如下方式建立：

将D极连接到大功率电压电流源（300）；

将PPMU源接入G极和S极之间；

通过开关控制模块（108）的开关控制位断开G极的接地线的开关，使得所述G极对地断开；

在S极和地线之间串接第（i，j）个所述负载可编程模块（1091）；

所述第（i，j）个功率MOS芯片的电性参数VDSON的测量方式如下：

设置D极的电流为第三电流值；

设置G极和S极之间的电压为第三电压值；

通过所述第（i，j）个所述负载可编程模块（1091）模拟负载接入状态，用所述第（i，j）个所述负载可编程模块（1091）测量D极和S极导通时的第一电压值VDSON；

设置D极的电流为第四电流值；

设置G极和S极之间的电压为第四电压值；

通过所述第（i，j）个所述负载可编程模块（1091）模拟负载接入状态，用所述第（i，j）个所述负载可编程模块（1091）测量D极和S极导通时的第二电压值VDSON。

16.半导体功率器件的封装方法，其特征在于：所述封装方法包括以下步骤：

装载步骤S1601：将晶圆贴附在蓝膜上；

切割步骤S1602：将所述晶圆切割成芯片；

贴接步骤S1603：将所述芯片粘接在引线框架上；

焊线步骤S1604：将所述芯片的焊点与所述引线框架的相应管脚用导电线通过焊接方式连接在一起；

模封步骤S1605：将所述芯片用环氧树脂按模塑成型方式封装，形成模封体；

条式并行测试步骤S1606：根据权利要求1至10中任一项所述的并行测试方法测试所述引线框架上的半导体功率器件；

剪切成型步骤S1607：在剪切成型工位将所述半导体功率器件的剩余管脚从所述引线框架上切割分离出来，并将所述半导体功率器件的管脚压制成型，形成独立的半导体功率器件；

包装步骤S1608：所述半导体功率器件被装入管子或者包装卷里进行成品包装。

17.半导体功率器件的封装方法，其特征在于：所述封装方法包括以下步骤：

装载步骤S1701：将晶圆贴附在蓝膜上；

切割步骤S1702：将所述晶圆切割成芯片；

贴接步骤S1703：将所述芯片粘接在引线框架上；

焊线步骤S1704：将所述芯片的焊点与所述引线框架的相应管脚用导电线通过焊接方式连接在一起；

模封步骤S1705：将所述芯片用环氧树脂按模塑成型方式封装，形成模封体；

后固化步骤S1706：对所述模封体进行热固化处理；

电镀步骤S1707：对所述引线框架进行电镀，形成封装单元；

烘烤步骤S1708：对所述封装单元进行烘烤热处理；

标记步骤S1709：在所述引线框架上标记唯一的二维标识码，其中，使用所述二维标识码和相应的纵横位置坐标作为所述封装单元对应的所述半导体功率器件的唯一信息标记，所述半导体功率器件在所述引线框架上具有对应的所述纵横位置坐标；

条式并行测试步骤S1710：根据权利要求1至10中任一项所述的半导体功率器件的并行测试方法测试所述引线框架上的芯片；

结果上传步骤S1711：具有唯一信息标记的所述半导体功率器件的测试结果上传至服务器，用于激光打印工位，也就是芯片良品打印工位；

良品打印步骤S1712：所述引线框架在所述激光打印工位，根据服务器的测试结果，给良品进行激光打印；

剪切成型步骤S1713：在剪切成型工位将所述半导体功率器件的剩余管脚从所述引线框架上切割分离出来，并将所述半导体功率器件的管脚压制成型，形成独立的半导体功率器件；

漏电测试步骤S1714：在包装机上对所述半导体功率器件进行漏电通断部分快速测试项目测试；

外观测试步骤S1715：对所述半导体功率器件进行外观检测；

包装步骤S1716：所述半导体功率器件被装入管子或者包装卷里进行成品包装。

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