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CN109390384B - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置及碳化硅半导体装置的制造方法 Download PDF

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CN109390384B CN201810709043.5A CN201810709043A CN109390384B CN 109390384 B CN109390384 B CN 109390384B CN 201810709043 A CN201810709043 A CN 201810709043A CN 109390384 B CN109390384 B CN 109390384B
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Abstract

本发明提供一种通过抑制在切断面的内部方向上产生变形，从而即使长时间使用，可靠性也不降低的碳化硅半导体装置以及碳化硅半导体装置的制造方法。本发明的碳化硅半导体装置具备：有源区(211)，其设置于第一导电型的半导体基板(1)，并且有源区中有主电流流通；终端区域(210)，其配置于有源区(211)的外侧，且形成有耐压结构；以及损伤区(22)，其配置于终端区域(210)的外侧，且与单片化时形成的切断面接触，且结晶性受到损伤。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料而使用硅(Si)。功率半导体装置有双极型晶体管、IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:绝缘栅型场效应晶体管)等多个种类，将这些半导体装置结合用途而区别使用。
例如，双极型晶体管、IGBT与MOSFET相比，电流密度高，能够进行大电流化，但不能高速地进行开关。具体地，双极型晶体管以数kHz程度的开关频率为使用极限，IGBT以数十kHz程度的开关频率为使用极限。另一方面，功率MOSFET与双极型晶体管、IGBT相比虽然电流密度低，难以大电流化，但能够进行高达数MHz程度的高速开关动作。
然而，市场上，对兼备大电流和高速性的功率半导体装置的需求强劲，对于IGBT、功率MOSFET而言，致力于其改良，当前正在进行几乎接近材料极限的程度的开发。从功率半导体装置的观点出发，进行代替硅的半导体材料的研究，碳化硅(SiC)作为在低导通电压、高速特性、高温特性方面优异的、能够制作(制造)下一代功率半导体装置的半导体材料而引人注目。
其背景是因为SiC是化学性能非常稳定的材料，带隙宽达3eV，并且在高温下也能够作为半导体而非常稳定地使用。另外，最大电场强度也比硅大一个数量级以上。由于SiC有很大可能超越硅中的材料极限，因此在功率半导体用途，尤其是对MOSFET来说，今后的拓展受到很大期待。尤其是，对其低导通电阻给予期望而能够期望在维持高耐压特性不变的状态下具有更低的导通电阻的纵型SiC-MOSFET。
在此，图16是示出碳化硅半导体晶片上的碳化硅半导体元件的俯视图。碳化硅半导体装置通过将形成于碳化硅半导体晶片110上的多个碳化硅半导体元件(碳化硅半导体芯片)100切分(dicing:切割)、芯片化(单片化)而制造。从碳化硅半导体晶片110切分是利用金刚石制的圆形旋转刀刃的切割刀片、激光或者超声波对例如图16的虚线部分进行切削来进行。
在从半导体晶片110切分时，具有控制在碳化硅半导体元件100产生裂纹的技术。例如，公知有如下半导体装置，所述半导体装置具备：包括元件区域和包围元件区域的外周的外周区域的半导体层；形成于外周区域并包围元件区域的外周的阶梯部；以及沿着阶梯部形成的金属层(例如，参照专利文献1)。该半导体装置的阶梯部具有比元件区域的主表面更向下方后退的侧壁，半导体装置的金属层延伸以覆盖侧壁的至少一部分。在半导体装置的制造方法中，通过在比阶梯部更靠外侧的位置按照每元件区域来分割半导体层，从而抑制在元件区域导致损伤的裂纹、碎屑的产生。
另外，公知有利用划线轮来进行划线的技术，即所述划线轮在沿相对于SiC基板的晶轴垂直的方向进行划线时，使左右的刀峰角度相对于刀峰的棱线不同，从晶轴观察时，位于高处的刀峰角度大，而另一侧的刀峰角度小(例如，参见专利文献2)。据此，能够避免水平裂纹的产生，能够使中断时的端面精度提高。
现有技术文献
专利文献
专利文献1：日本特开2016-18952号公报
专利文献2：日本特开2017-22422号公报
发明内容
技术问题
在此，宽带隙半导体基板(例如，碳化硅基板)由于与硅基板相比硬度高，因此在切割过程中，在切断面产生变形的情况较多。变形是指在基板产生的裂纹(裂痕)、缺口。例如，在切割过程中，由于切割刀切断的面倾斜而产生变形。另外，由于因硬度高而导致切割刀的寿命短，旋转刀峰劣化，因此产生变形。
图17是示出单片化得到的碳化硅半导体元件的俯视图。碳化硅半导体元件在有主电流流通的有源区211的外周部设置有包围源区的周围而保持耐压的边缘终端区210，在边缘终端区210的外侧设置有无效区201。在无效区201处，碳化硅半导体晶片110被切分而露出单体化切断面200。另外，在有源区211内设置有栅焊盘区212。在无效区201作为变形的一例示出了正面侧的变形220。
图18是示出碳化硅半导体元件的变形的一例的侧视图。变形具有正面侧的变形220、背面侧的变形221、切断面侧的变形222。其中，正面侧的变形220、背面侧的变形221能够根据自动外观检查装置或者目视等而识别出，具有正面侧的变形220、背面侧的变形221的碳化硅半导体元件在出货前能够作为不合格品而被选出。
然而，位于切断面的内部方向的切断面侧的变形222难以根据自动外观检查装置或目视等识别。另外，该切断面侧的变形222大多存在于无效区201，因此在使用开始时，给碳化硅半导体装置的特性带来很大影响的情况较少，在通常的电气试验、特性试验中也难以检测出。然而，长期使用存在切断面侧的变形222的碳化硅半导体装置，如果插入式引脚的热应力等的应力施加于变形222，则变形222以其自身为轴生长而达到边缘终端区210和有源区211。图19是示出碳化硅半导体元件的变形的扩大化的一例的俯视图。如图19那样，变形222因热应力而扩大化，并成为切断面的变形240。变形240的部分电阻大，因此当长时间使用时，碳化硅半导体装置的电气特性整体劣化。
本发明为了解决上述的现有技术中的问题点，目的在于提供一种通过抑制在切断面的内部方向产生变形，从而即使长时间使用，可靠性也不降低的碳化硅半导体装置以及碳化硅半导体装置的制造方法。
技术方案
为了解决上述的问题，达到本发明的目的，本发明的碳化硅半导体装置具有以下特征。在第一导电型的半导体基板设置有主电流流通的有源区。在上述有源区的外侧配置有形成了耐压结构的终端区域。在上述终端区域的外侧配置有与单片化时形成的切断面接触，且结晶性受到损伤的损伤区。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述损伤区是形成有结晶缺陷的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述损伤区是与设置于上述有源区的半导体区域相比，杂质浓度高的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述损伤区的杂质浓度为1×1019/cm3以上且1×1020/cm3以下。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述损伤区在与上述半导体基板相反的一侧的表面侧的区域中，上述结晶缺陷的密度最高。
为了解决上述问题，达到本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。是具备设置于第一导电型的半导体基板的、有主电流流通的有源区，以及配置于上述有源区的外侧且形成有耐压结构的终端区域的碳化硅半导体装置的制造方法，首先，进行在上述半导体基板上形成碳化硅半导体元件的第一工序。接着，进行在上述终端区域的外侧形成使结晶性受到损伤的损伤区的第二工序。接着，进行通过切削上述损伤区而将上述碳化硅半导体元件从上述半导体基板切分的第三工序。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，通过离子注入或者照射激光来形成上述损伤区。
根据上述的发明，在无效区设置有使碳化硅半导体受到损伤而成的损伤区。损伤区的结晶缺陷比其他区域形成得多，硬度降低。因此，切割时刀峰容易进入，通过沿着损伤区切割，从而使碳化硅半导体晶片的切分变得容易，能够抑制在切割过程中产生变形。
技术效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，抑制在切断面的内部方向上产生变形，从而获得即使长时间使用，可靠性也不降低的效果。
附图说明
图1是示出实施方式的碳化硅半导体装置的有源区的截面图。
图2是示出实施方式的碳化硅半导体装置的边缘终端区和无效区的结构的截面图。
图3是实施方式的碳化硅半导体装置的图1的A－A’部分的平面图。
图4是将实施方式的碳化硅半导体装置从碳化硅半导体晶片切分之前的俯视图。
图5是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其1)。
图6是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其2)。
图7是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其3)。
图8是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其4)。
图9是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其5)。
图10是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其6)。
图11是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其7)。
图12是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其8)。
图13是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其9)。
图14是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图(其10)。
图15是示出实施方式的碳化硅半导体装置的其他结构的截面图。
图16是示出碳化硅半导体晶片上的碳化硅半导体元件的俯视图。
图17是示出进行了单片化的碳化硅半导体元件的俯视图。
图18是示出碳化硅半导体基板的变形的一例的侧视图。
图19是示出碳化硅半导体基板的变形的扩大化的一例的俯视图。
符号说明
1 n+型碳化硅基板
2 n型碳化硅外延层
2a 第一n型碳化硅外延层
2b 第二n型碳化硅外延层
3 p型碳化硅外延层
4 第一p+型基区
4a 下部第一p+型基区
4b 上部第一p+型基区
5 第二p+型基区
6 n型高浓度区
6a 下部n型高浓度区
6b 上部n型高浓度区
7 n+型源区
8 p++型接触区
9 栅绝缘膜
10 栅电极
11 层间绝缘膜
13 源电极
14 背面电极
15 源电极焊盘
16 镀膜
17 焊料
18 沟槽
20 JTE区
20a 第一JTE区
20b 第二JTE区
21 n+型半导体区域
22 损伤区
31 n型碳化硅基板
32 n-型漂移层
33 p+型保护环区
34 肖特基电极
35 下部电极
100 碳化硅半导体元件
110 碳化硅半导体晶片
200 单体化切断面
201 无效区
210 边缘终端区
211 有源区
212 栅焊盘区
220 正面侧的变形
221 背面侧的变形
222 切断面侧的变形
240 由于热应力而扩大了的切断面的变形
具体实施方式
以下参照附图，对本发明的碳化硅半导体装置以及碳化硅半导体装置的制造方法的优选实施方式进行详细地说明。在本说明书和附图中，对于前缀有n或p的层或区域来说，分别表示电子或空穴为多数载流子。另外，标记于n和p的+或－，分别与不标记这些的层和区域相比杂质浓度高或杂质浓度低。在包括+或－的n和p的标记相同的情况下，表示浓度相近，并不一定相等。在此，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记上、“－”表示标记于紧随其后的指数的横杠，而在指数前标记“－”表示负指数。
(实施方式)
本发明的半导体装置使用宽带隙而构成。在实施方式中，以MOSFET为例对作为宽带隙半导体而使用例如碳化硅(SiC)制作的碳化硅半导体装置进行说明。图1是表示实施方式的碳化硅半导体装置的有源区的结构的截面图。另外，图2时表示实施方式的碳化硅半导体装置的边缘终端区和无效区的结构的截面图。
在图1中示出形成有元件结构且在导通状态时，主电流沿基板的厚度方向流通的有源区211的构成，在图2中示出包围有源区的周围而保持耐压的边缘终端区210与边缘终端区210的外侧的无效区201的构成。
如图1所示，实施方式的碳化硅半导体装置在n+型碳化硅基板(第一导电型的半导体基板)1的第一主面(正面)、例如(0001)面(Si面)堆积有n型碳化硅外延层2。
n+型碳化硅基板1是掺杂有例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以比n+型碳化硅基板1低的杂质浓度掺杂有例如氮的低浓度n型漂移层。n型碳化硅外延层2的、相对于n+型碳化硅基板1侧相反的一侧的表面形成有n型高浓度区6。n型高浓度区6是以比n+型碳化硅基板1低且比n型碳化硅外延层2高的杂质浓度掺杂有例如氮的高浓度n型漂移层。n型碳化硅外延层2包括n型高浓度区6。以下，将n+型碳化硅基板1、n型碳化硅外延层2和后述的p型碳化硅外延层3组合作为碳化硅半导体基体。
如图1所示，在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有背面电极14。背面电极14构成漏电极。在背面电极14的表面设置有漏电极焊盘(未图示)。
在碳化硅半导体基体的第一主面侧(p型碳化硅外延层3侧)形成有沟槽结构。具体地，沟槽18从p型碳化硅外延层3的相对于n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面贯通p型碳化硅外延层3而到达n型高浓度区6。沿着沟槽18的内壁，在沟槽18的底部和侧壁形成有栅绝缘膜9，在沟槽18内的栅绝缘膜9的内侧形成有栅电极10。利用栅绝缘膜9，栅电极10与n型高浓度区6以及p型碳化硅外延层3绝缘。栅电极10的一部分可以从沟槽18的上方(源电极焊盘15侧)向源电极焊盘15侧突出。
在n型碳化硅外延层2的相对于n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面层，选择性地设置有第一p+型基区4和第二p+型基区5。第二p+型基区5形成在沟槽18的下方，第二p+型基区5的宽度比沟槽18的宽度宽。第一p+型基区4和第二p+型基区5例如掺杂有铝(Al)。
也可以是通过使第一p+型基区4的一部分向沟槽18侧延伸，从而与第二p+型基区5连接的结构。该情况下，第一p+型基区4的一部分也可以具有在与第一p+型基区4和第二p+型基区5并排的方向(以下，称作第一方向)x正交的方向(以下，称作第二方向)y上，与n型高浓度区6相互重复而配置的平面布局。在图3示出第一p+型基区4、第二p+型基区5的平面布局的一例。图3是实施方式的碳化硅半导体装置的图1的A－A’部分的平面图。
在图3示出第一p+型基区4、第二p+型基区5通过第一p+型基区4的一部分19而连接的状态(阴影部分)。例如，如图3那样，可以将第一p+型基区4的一部分19向第一方向x的两侧的沟槽18侧延伸，与第二p+型基区5的一部分连接的结构沿第二方向y周期性地配置。其理由为，通过使在第二p+型基区5与n型碳化硅外延层2的接合部分发生雪崩降压时产生的电洞高效地退避到源电极13，从而减轻栅绝缘膜9上的负担，提高可靠性。
在n型碳化硅外延层2的基体第一主面侧设置有p型碳化硅外延层3。在p型碳化硅外延层3的内部，在基体第一主面侧选择性地设置有n+型源区7和p++型接触区8。n+型源区7与沟槽18接触。另外，n+型源区7和p++型接触区8相互接触。另外，在n型碳化硅外延层2的基体第一主面侧的表面层的夹于第一p+型基区4与第二p+型基区5之间的区域，以及夹于p型碳化硅外延层3与第二p+型基区5之间的区域设置有n型高浓度区6。
在图1中仅图示出两个沟槽的MOS结构，但也可以更多沟槽结构的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构并排地配置。
层间绝缘膜11设置为在碳化硅半导体基体的第一主面侧的整个表面覆盖埋入到沟槽18的栅电极10。源电极13经由在层间绝缘膜11开口的接触孔与n+型源区7和p++型接触区8接触。源电极13与栅电极10利用层间绝缘膜11而电绝缘。在源电极13上设置有源电极焊盘15。在源电极13与层间绝缘膜11之间，可以设置有例如防止金属原子从源电极13向栅电极10侧扩散的势垒金属(未图示)。
在源电极焊盘15的上部，选择性地设置有镀膜16，在镀膜16的正面侧选择性地设置有焊料17。在焊料17设置有作为将源电极13的电位引出到外部的布线材料的针状电极(未图示)。针状电极具有针状的形状，以直立于源电极焊盘15的状态而被接合。
接着，对边缘终端区210和无效区201进行说明。在边缘终端区210选择性地去除p型碳化硅外延层3，在碳化硅半导体基体的正面形成使边缘终端区210比有源区211低的(朝向漏极侧凹陷)阶梯差，在阶梯差的底面露出n型高浓度区6。另外，在边缘终端区210，为了通过使电场缓和或分散而使高耐压半导体装置整体的耐压提高，作为结终端(JTE:Junction Termination Extension(结终端延展))结构，设置有邻接而配置的第一JTE区20a、第二JTE区20b。
无效区201是碳化硅半导体晶片110被切分的区域，在侧面露出单片化时形成的单体化切断面200。另外，无效区201位于边缘终端区210的外侧，设置有与单体化切断面200接触的损伤区22。
图4是将实施方式的碳化硅半导体装置从碳化硅半导体晶片切分之前的俯视图。如图4所示，损伤区22设置于从碳化硅半导体晶片110切分时，利用切割刀片等进行切割的位置。
损伤区22是通过离子注入和/或激光而使碳化硅半导体受到损伤，损害了结晶性的区域，具体地，是结晶缺陷比其他区域形成得多的层。由于是受到损伤的层，因此比其他区域硬度低，由此在切割时刀峰容易切入，通过沿着损伤区22进行切割，从而使碳化硅半导体晶片110的切分变得容易，能够抑制在切割过程中产生变形。
损伤区22例如通过离子注入而形成。在该情况下，优选为与设置于有源区211的高浓度区，例如n+型源区7、p++型接触区8相比杂质浓度高。杂质越多，通过离子注入而产生的损伤就越大，由此碳化硅半导体晶片110的切分变得越容易。具体地，杂质浓度优选为1×1019/cm3以上且1×1020/cm3以下。
注入到损伤区22的离子种类既可以是p型掺杂剂(p型杂质)也可以是n型掺杂剂(n型杂质)。因此，损伤区22既可以是p型也可以是n型。另外，也可以将p型掺杂剂和n型掺杂剂这双方均注入。在该情况下，上述的杂质浓度是将p型的杂质浓度和n型的杂质浓度相加而得到的浓度。需要说明的是，在使损伤区22成为p型的情况下，设计为使耗尽层不达到损伤区22。例如，将边缘终端区210增长，而使耗尽层不达到损伤区22。
另外，在损伤区22中，也可以是结晶缺陷的密度不同。该情况下，优选为距离损伤区22的与n+型碳化硅基板1相反的一侧的表面越近，使结晶缺陷的密度越高。例如，使从与n+型碳化硅基板1相反的一侧的表面起算为高度h1的区域与其他区域相比结晶缺陷的密度高。这是因为，在切割时，由于刀峰从表面进入，因此刀峰最先切入的区域的结晶缺陷的密度越高，碳化硅半导体晶片110的切分变得越容易。
另外，也可以是在损伤区22具有p型区域与n型区域接合的超结(SJ:SuperJunction:超结)结构。该情况下，超结结构可以是沿纵向(方向z)将p型区域与n型区域接合，也可以是沿横向(方向x)将p型区域与n型区域接合。另外，在图2中，损伤区22与n+型半导体区域21以及n+型碳化硅基板1接触，但也可以不接触。
(实施方式的碳化硅半导体装置的制造方法)
接着，对实施方式的碳化硅半导体装置的制造方法进行说明。图5至图14是示意地示出实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
首先，准备由n型的碳化硅制成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第一主面上，在掺杂n型的杂质例如氮原子的同时，将由碳化硅制成的第一n型碳化硅外延层2a外延生长至例如30μm左右的厚度。该第一n型碳化硅外延层2a成为n型碳化硅外延层2。到此为止的状态由图5示出。
接着，在第一n型碳化硅外延层2a的表面上，通过光刻技术由例如氧化膜来形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，形成深度为0.5μm左右的下部第一p+型基区4a。也可以与下部第一p+型基区4a同时形成成为沟槽18的底部的第二p+型基区5。相邻的下部第一p+型基区4a与第二p+型基区5的距离形成为1.5μm左右。将下部第一p+型基区4a和第二p+型基区5的杂质浓度设定为例如5×1018/cm3左右。到此为止的状态由图6示出。
接着，去除离子注入用掩模的一部分，将氮等n型的杂质离子注入到开口部，在第一n型碳化硅外延层2a的表面区域的一部分设置例如深度为0.5μm左右的下部n型高浓度区6a。将下部n型高浓度区6a的杂质浓度设定为例如1×1017/cm3左右。
接着，在第一n型碳化硅外延层2a的表面上以0.5μm左右的厚度形成掺杂了氮等n型的杂质的第二n型碳化硅外延层2b。将第二n型碳化硅外延层2b的杂质浓度设定为3×1015/cm3左右。以下，将第一n型碳化硅外延层2a和第二n型碳化硅外延层2b组合而成为n型碳化硅外延层2。
接着，在第二n型碳化硅外延层2b的表面上通过光刻以例如氧化膜来形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，以与下部第一p+型基区4a重叠的方式形成深度为0.5μm左右的上部第一p+型基区4b。下部第一p+型基区4a和上部第一p+型基区4b形成连续的区域，成为第一p+型基区4。将上部第一p+型基区4b的杂质浓度设定为例如5×1018/cm3左右。
接着，去除离子注入用掩模的一部分，并将氮等n型的杂质离子注入到开口部，在第二n型碳化硅外延层2b的表面区域的一部分设置例如深度为0.5μm左右的上部n型高浓度区6b。将上部n型高浓度区6b的杂质浓度设定为例如1×1017/cm3左右。该上部n型高浓度区6b和下部n型高浓度区6a以至少一部分连接的方式形成，形成n型高浓度区6。然而，该n型高浓度区6具有形成在基板整个表面的情况，也有不形成在基板整个表面的情况。到此为止的状态由图7示出。
接着，在n型碳化硅外延层2的表面上，以1.3μm左右的厚度形成掺杂了铝等p型杂质的p型碳化硅外延层3。p型碳化硅外延层3的杂质浓度设定为4×1017/cm3左右。到此为止的状态由图8示出。图8示出了碳化硅半导体装置的边缘终端区210。
接着，在p型碳化硅外延层3上通过光刻在元件中央部形成光致抗蚀剂，将该光致抗蚀剂作为掩模，利用六氟化硫(SF6)等氟系气体进行干蚀刻，在p型碳化硅外延层3的周围去除1.3μm左右的深度，制作第一级的台部50。台部侧面的底部与形成在n型碳化硅外延层2中的第一p+型基区4接触，并且在台部侧面的中央形成有与n+型碳化硅基板1大致平行的面。到此为止的状态由图9示出。图9示出了碳化硅半导体装置的边缘终端区210。
接着，在p型碳化硅外延层3和露出的n型碳化硅外延层2的表面上，通过光刻由例如氧化膜形成具有预定的开口部的离子注入用掩模。将磷(P)等n型的杂质离子注入到该开口部，在p型碳化硅外延层3的表面的一部分形成n+型源区7。n+型源区7的杂质浓度设定为比p型碳化硅外延层3的杂质浓度高。接着，去除用于n+型源区7的形成的离子注入用掩模，以同样的方法，形成具有预定的开口部的离子注入用掩模，将铝等p型的杂质注入到p型碳化硅外延层3的表面的一部分，设置p++型接触区8。p++型接触区8的杂质浓度设定为比p型碳化硅外延层3的杂质浓度高。到此为止的状态由图10示出。
另外，如图11所示，在形成p++型接触区8的同时进行离子注入的区域，能够从有源区的上方覆盖第一p+型基区4而扩展到n型碳化硅外延层2的表面上。
接着，在p型碳化硅外延层3和露出的n型碳化硅外延层2的表面上，堆积厚度为1.5μm的氧化膜，通过光刻由例如氧化膜形成具有预定的开口部的离子注入用掩模。将铝等p型的杂质离子注入到该开口部，设置露出的n型碳化硅外延层2的表面的低杂质浓度的JTE区20。利用同样的方法，由例如氧化膜形成具有预定的开口部的离子注入用掩模，将n型的杂质例子注入到n型碳化硅外延层2的表面的一部分，设置n+型半导体区域21。
接着，在1700℃左右的惰性气体气氛下进行热处理(退火)，实施第一p+型基区4、第二p+型基区5、n+型源区7、p++型接触区8的活性化处理。在此，可以如上所述通过一次热处理对各离子注入区域一起进行活性化，也可以在每次进行离子注入时进行热处理而进行活性化。
接着，通过光刻由例如氧化膜来形成具有预定的开口部的离子注入用掩模，将n型或者p型的杂质离子注入到n型碳化硅外延层2的表面的一部分，形成损伤区22。另外，损伤区22也可以通过结合进行形成n+型源区7时的离子注入以及形成p++型接触区8时的离子注入而形成。如此，能够形成与位于有源区211的半导体区域相比，杂质浓度高的半导体区域。到此为止的状态由图12示出。另外，JTE区20可以采用从第一p+型基区4的端部形成到元件的外侧的区域的结构、或如图12所示从台部侧面形成到元件的外侧的区域的结构。
另外，损伤区22也能够通过照射激光而形成。该情况下，优选为将激光的焦点设置在比n型碳化硅外延层2的中间的点p1更靠近n型碳化硅外延层2的与n+型碳化硅基板1相反一侧的表面的点p2。如此，能够使靠近与n+型碳化硅基板1相反一侧的表面的区域的结晶缺陷的密度变高。
另外，损伤区22也能够通过注入氦(He)和/或质子(p)来形成。另外，也能够通过结合进行离子注入和激光而形成损伤区22。
接着，在p型碳化硅外延层3的表面上，通过光刻由例如氧化膜来形成具有预定的开口部的沟槽形成用掩模。接着，通过干蚀刻而形成贯通p型碳化硅外延层3，到达n型碳化硅外延层2的沟槽18。沟槽18的底部可以到达形成于n型碳化硅外延层2的第一p+型基区4。接着，去除沟槽形成用掩模。到此为止的状态由图13示出。
接着，沿着n+型源区7和p++型接触区8的表面，以及沟槽18的底部和侧壁形成栅绝缘膜9。该栅绝缘膜9可以在氧气氛中以1000℃左右的温度的热处理通过热氧化而形成。另外，该栅绝缘膜9可以以根据高温氧化(High Temperature Oxide:HTO)等这样的化学反应而堆积的方法来形成。
接着，在栅绝缘膜9上设置例如掺杂了磷原子的多晶硅层。该多晶硅层可以以埋入到沟槽18内的方式来形成。将该多晶硅层通过光刻而图案化，保留在沟槽18内部，由此设置栅电极10。栅电极10的一部分可以向沟槽18外部突出。
接着，以覆盖栅绝缘膜9和栅电极10的方式，例如将磷玻璃以1μm左右的厚度成膜来设置层间绝缘膜11。接着，可以以覆盖层间绝缘膜11的方式来形成由钛(Ti)或者氮化钛(TiN)构成的势垒金属(未图示)。将层间绝缘膜11和栅绝缘膜9通过光刻而图案化，形成使n+型源区7和p++型接触区8露出的接触孔。然后，进行热处理(回流)而使层间绝缘膜11平坦化。到此为止的状态由图14示出。
接着，在接触孔内和层间绝缘膜11上设置成为源电极13的镍(Ni)等的导电性的膜。将该导电性的膜通过光刻而图案化，仅在接触孔内保留源电极13。
接着，在n+型碳化硅基板1的第二主面上设置镍等背面电极14。然后，在1000℃左右的惰性气体气氛下进行热处理，形成与n+型源区7、p++型接触区8和n+型碳化硅基板1欧姆接触的源电极13和背面电极14。
接着，在n+碳化硅基板1的第一主面上通过溅射法堆积5μm左右的厚度的铝膜、通过光刻以覆盖源电极13和层间绝缘膜11的方式去除铝，形成源电极焊盘15。
接着，在背面电极14的表面通过依次层积例如钛(Ti)、镍以及金(Au)，从而形成漏电极焊盘(未图示)。接着，在源电极13的上部选择性地形成镀膜16，在镀膜16利用焊料17形成针状电极(未图示)。像以上那样，图1以及图2所示的半导体装置完成。
以上，虽然对MOSFET进行了说明，但本发明也能够适用于其他的碳化硅半导体装置。图15是示出实施方式的碳化硅半导体装置其他结构的截面图。这里，作为其他碳化硅半导体装置的例子，以SBD(Schottky Barrier Diode:肖特基势垒二极管)进行说明。
如图15所示，实施方式的SBD在n型碳化硅基板31的第一主面(正面)、例如(0001)面(Si面)堆积n-型漂移层32。在有源区211中，在n-型漂移层32的、与n型碳化硅基板31侧相反的一侧(基体正面侧)的表面层配置有包围有源区211的一个环状的p+型保护环区33。
另外，在边缘终端区210中，在n-型漂移层32的、与n型碳化硅基板31侧相反的一侧(基体正面侧)的表面层选择性地设置有p-型的JTE区20，该p-型的JTE区20用于通过使边缘终端区210的电场缓和或分散，从而提高高耐压半导体装置整体的耐压。JTE区20设置为包围p+型保护环区33。
另外，在无效区201中，设置有与单体化切断面200接触的损伤区22。损伤区22与MOSFET的情况相同地，是通过离子注入和/或激光而使碳化硅半导体受到损伤的区域。
在有源区211的n-型漂移层32的正面侧的部分设置有与n-型漂移层32肖特基接触的肖特基电极34。另外，在n型碳化硅基板31的背面设置有下部电极35。
SBD也与MOSFET的情况相同地，通过沿着损伤区22进行切割，从而使碳化硅半导体晶片110的切分变得容易，能够抑制在切割过程中产生变形。
以上，如说明的那样，根据实施方式的碳化硅半导体装置，在无效区设置了使碳化硅半导体受到损伤的损伤区。损伤区的结晶缺陷比其他区域形成得更多，硬度变低。因此，在切割时刀峰容易进入，通过沿着损伤区切割，从而使碳化硅半导体晶片的切分变得容易，能够抑制在切割过程中产生变形。
以上，在本发明中，以使由碳化硅制成的碳化硅基板的主面为(0001)面，并在该(0001)面上构成了MOS的情况为例进行了说明，但并不限定于此，对于宽带隙半导体、基板主面的平面方位等，能够进行各种改变。
另外，在本发明中，对于各实施方式，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型时也同样成立。
产业上的可利用性
如上，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对用于电力变换装置、各种工业用机械等的电源装置等的高耐压半导体装置有用。

Claims (7)

1.一种碳化硅半导体装置，其特征在于，具备：
有源区，其设置于第一导电型的半导体基板，并且所述有源区中有主电流流通；
终端区域，其配置于所述有源区的外侧，且形成有耐压结构；
第一半导体区，其在所述终端区域的外周作为沟道截止部而起作用；以及
损伤区，其配置于所述第一半导体区的外侧，且与单片化时形成的切断面接触，所述损伤区的结晶性受到损伤；
所述损伤区是所述半导体基板的表面中结晶缺陷最多的区域。
2.如权利要求1所述的碳化硅半导体装置，其特征在于，
在所述有源区中，还具有设置于所述半导体基板的表面的第二导电型的第二半导体区，
所述损伤区中的第一导电型的杂质浓度与第二导电型的杂质浓度之和高于所述第二半导体区中的第一导电型的杂质浓度与第二导电型的杂质浓度之和。
3.如权利要求1所述的碳化硅半导体装置，其特征在于，所述损伤区是与设置于所述有源区的半导体区域相比，杂质浓度高的区域。
4.如权利要求1所述的碳化硅半导体装置，其特征在于，所述损伤区的杂质浓度为1×1019/cm3以上且1×1020/cm3以下。
5.如权利要求1至4任一项所述的碳化硅半导体装置，其特征在于，所述损伤区在与所述半导体基板相反的一侧的表面侧的区域中，所述结晶缺陷的密度最高。
6.一种碳化硅半导体装置的制造方法，其特征在于，
所述碳化硅半导体装置具备有源区以及终端区域，所述有源区设置于第一导电型的半导体基板，并且所述有源区中有主电流流通，所述终端区域配置于所述有源区的外侧，且形成有耐压结构，
所述碳化硅半导体装置的制造方法包括：
第一工序，在所述半导体基板上形成碳化硅半导体元件；
第二工序，在所述终端区域的外周形成作为沟道截止部而起作用的第一半导体区，在所述第一半导体区的外侧形成结晶性受到损伤的损伤区；以及
第三工序，通过切削所述损伤区，从而将所述碳化硅半导体元件从所述半导体基板切出，
在所述第二工序中，将所述损伤区形成为在所述半导体基板的表面中结晶缺陷最多。
7.如权利要求6所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第二工序中，通过离子注入或者照射激光来形成所述损伤区。
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