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CN109298621B - 集成电路装置、物理量测量装置、电子设备和移动体 - Google Patents

集成电路装置、物理量测量装置、电子设备和移动体 Download PDF

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CN109298621B CN201810818132.3A CN201810818132A CN109298621B CN 109298621 B CN109298621 B CN 109298621B CN 201810818132 A CN201810818132 A CN 201810818132A CN 109298621 B CN109298621 B CN 109298621B
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Abstract

集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：端子区域，其配置有输入第2信号的第2信号端子；AFE电路(模拟前端电路)，其进行第2信号的波形整形；以及时间数字转换电路，其将第1信号的转变时刻与波形整形后的第2信号的转变时刻的时间差转换为数字值。在设从集成电路装置的第1边朝向与第1边相对的第2边的方向为第1方向时，AFE电路配置于端子区域的第1方向侧，时间数字转换电路配置于AFE电路的第1方向侧、以及与第1方向交叉的方向侧中的至少一侧。

Description

集成电路装置、物理量测量装置、电子设备和移动体
技术领域
本发明涉及集成电路装置、物理量测量装置、电子设备和移动体等。
背景技术
作为将时间转换为数字值的时间数字转换的现有技术，例如具有专利文献1所公开的技术。专利文献1公开了如下的微小时间计测装置，其具有：输出第1时钟脉冲的第1石英振荡器、输出第2时钟脉冲的第2石英振荡器、边沿一致检测电路、同步计数器、微型计算机和发送时刻控制部。边沿一致检测电路检测第1、第2时钟脉冲的同步点。同步计数器与第1、第2时钟脉冲同步地进行计数处理。微型计算机根据同步计数器的值，计算从开始脉冲到停止脉冲的未知时间。发送时刻控制部根据边沿一致检测电路的输出以及同步计数器和微型计算机的值，输出开始脉冲。
专利文献1：日本特开平5-87954号公报
在专利文献1的微小时间计测装置中，第1、第2石英振荡器、边沿一致检测电路、同步计数器、微型计算机、发送时刻控制部分别由分立的独立电路部件构成。因此，未提出将进行停止信号的波形整形的模拟前端电路、根据波形整形后的信号进行时间数字转换的时间数字转换电路集成在1个集成电路装置(IC芯片)中的方法。此外，未提出减少停止信号的信号线等的寄生电阻、寄生电容并实现时间数字转换的性能提高的方法。
发明内容
本发明是为了解决上述课题中的至少一部分而完成的，可作为以下方式或形式实现。
本发明的一个方式涉及集成电路装置，该集成电路装置进行基于第1信号和第2信号的信号处理，该集成电路装置包含：端子区域，其配置有输入所述第2信号的第2信号端子；模拟前端电路，其进行所述第2信号的波形整形；以及时间数字转换电路，其将所述第1信号的转变时刻与所述波形整形后的所述第2信号的转变时刻的时间差转换为数字值，在设从所述集成电路装置的第1边朝向与所述第1边相对的第2边的方向为第1方向时，所述模拟前端电路配置于所述端子区域的所述第1方向侧，所述时间数字转换电路配置于所述模拟前端电路的所述第1方向侧、以及与所述第1方向交叉的方向侧中的至少一侧。
根据本发明的一个方式，在配置有输入第2信号的第2信号端子的端子区域的第1方向侧配置模拟前端电路，在模拟前端电路的第1方向侧、与第1方向交叉的方向侧配置时间数字转换电路。根据这样的布局配置，能够以适当的布线方式布置第2信号端子与模拟前端电路之间、模拟前端电路与时间数字转换电路之间的信号线。因此，可提供能够抑制由于该信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降的集成电路装置等。
此外，在本发明的一个方式中，也可以是，该集成电路装置包含：第1时钟信号生成电路，其具有第1振荡电路，输出由所述第1振荡电路使第1振荡元件振荡而生成的第1时钟信号；以及第2时钟信号生成电路，其具有第2振荡电路，输出由所述第2振荡电路使第2振荡元件振荡而生成的第2时钟信号，所述时间数字转换电路根据所述第1时钟信号和所述第2时钟信号，进行时间数字转换。
这样，通过使用由第1振荡元件、第2振荡元件生成的第1时钟信号、第2时钟信号进行时间数字转换，能够提高时间数字转换的性能。
此外，在本发明的一个方式中，也可以是，所述第1时钟信号生成电路和所述第2时钟信号生成电路配置于所述时间数字转换电路的所述第1方向侧。
这样，能够以适当的布线方式布置第1时钟信号生成电路、第2时钟信号生成电路与时间数字转换电路之间的信号线。
此外，在本发明的一个方式中，也可以是，该集成电路装置包含：第1振荡用端子，其与所述第1振荡电路连接；第2振荡用端子，其与所述第1振荡电路连接；第3振荡用端子，其与所述第2振荡电路连接；以及第4振荡用端子，其与所述第2振荡电路连接，在与所述集成电路装置的基板正交的方向上俯视时，所述第1振荡用端子配置在与所述第1振荡元件重叠的位置上，第2振荡用端子配置在不与所述第1振荡元件重叠的位置上，在所述俯视时，所述第3振荡用端子配置在与所述第2振荡元件重叠的位置上，第4振荡用端子配置在不与所述第2振荡元件重叠的位置上。
这样，第1振荡用端子、第3振荡用端子能够分别与第1振荡元件、第2振荡元件的一侧电极连接，另一方面，第2振荡用端子、第4振荡用端子能够分别与第1振荡元件、第2振荡元件的另一侧电极连接。
此外，在本发明的一个方式中，也可以是，所述第1振荡用端子的面积大于所述第2振荡用端子的面积，所述第3振荡用端子的面积大于所述第4振荡用端子的面积。
这样，在设第1振荡用端子、第3振荡用端子的位置为第1振荡元件、第2振荡元件的支承部的情况下，可实现该支承部的连接强度的提高等。
此外，在本发明的一个方式中，也可以是，所述第1时钟信号生成电路是第1PLL电路，该第1PLL电路包含：所述第1振荡电路；以及第1控制信号生成电路，其向所述第1振荡电路输出控制所述第1振荡电路的振荡频率的控制信号，所述第2时钟信号生成电路是第2PLL电路，该第2PLL电路包含：所述第2振荡电路；以及第2控制信号生成电路，其向所述第2振荡电路输出控制所述第2振荡电路的振荡频率的控制信号，在所述俯视时，所述第1控制信号生成电路和所述第2控制信号生成电路被配置在所述第1振荡用端子与所述第3振荡用端子之间。
这样，如果使用第1PLL电路、第2PLL电路作为第1时钟信号生成电路、第2时钟信号生成电路，则能够实现第1时钟信号、第2时钟信号的相位同步，能够提高时间数字转换的性能。
此外，在本发明的一个方式中，也可以是，该集成电路装置包含第3振荡电路，第3振荡电路通过使第3振荡元件振荡，生成基准时钟信号，所述第1时钟信号生成电路生成与所述基准时钟信号相位同步的所述第1时钟信号，所述第2时钟信号生成电路生成与所述基准时钟信号相位同步的所述第2时钟信号。
这样，通过使第1时钟信号、第2时钟信号与基准时钟信号进行相位同步，能够实现第1时钟信号、第2时钟信号的相位同步，能够提高时间数字转换的性能。
此外，在本发明的一个方式中，也可以是，所述第3振荡电路配置于所述第1时钟信号生成电路和所述第2时钟信号生成电路的所述第1方向侧。
这样，第1时钟信号生成电路、第2时钟信号生成电路能够从位于第1方向侧的第3振荡电路接收基准时钟信号，生成第1时钟信号、第2时钟信号，供给到位于相反方向侧的时间数字转换电路。
此外，在本发明的一个方式中，也可以是，该集成电路装置包含：第5振荡用端子，其与所述第3振荡电路连接；以及第6振荡用端子，其与所述第3振荡电路连接，在与所述集成电路装置的基板正交的方向上俯视时，所述第5振荡用端子配置在与所述第3振荡元件重叠的位置上，所述第6振荡用端子配置在不与所述第3振荡元件重叠的位置上。
这样，第5振荡用端子能够与第3振荡元件的一侧电极连接，另一方面，第6振荡用端子能够与第3振荡元件的另一侧电极连接。
此外，在本发明的一个方式中，在由沿着所述第1方向的基准线划分的所述集成电路装置的第1区域中配置所述第1时钟信号生成电路，在由所述基准线划分的所述集成电路装置的第2区域中配置所述第2时钟信号生成电路。
这样，可实现集成电路装置的布局配置的高效化、以及第1振荡元件、第2振荡元件在集成电路装置上的安装配置的高效化。
此外，在本发明的一个方式中，也可以是，所述模拟前端电路通过对所述第2信号的电压电平与多个阈值电压进行比较，输出第1停止信号～第n停止信号，其中，n为2以上的整数，所述时间数字转换电路包含第1时间数字转换部～第n时间数字转换部，该第1时间数字转换部～第n时间数字转换部根据基于所述第1信号的第1开始信号～第n开始信号、以及所述第1停止信号～第n停止信号进行时间数字转换。
这样，在作为第2信号的停止信号的波形钝化的情况下，也能够实现适当的时间数字转换。
此外，在本发明的一个方式中，也可以是，所述第1时间数字转换部～第n时间数字转换部配置于所述模拟前端电路的所述第1方向侧。
这样，能够利用模拟前端电路的第1方向侧的区域来配置第1时间数字转换部～第n时间数字转换部。
此外，在本发明的一个方式中，也可以是，所述第1时间数字转换部～第n时间数字转换部中的K个时间数字转换部配置于所述模拟前端电路的所述第1方向侧，与所述K个时间数字转换部不同的L个时间数字转换部配置于所述模拟前端电路的与所述第1方向交叉的方向侧，其中，K为1以上的整数，L为1以上的整数。
这样，能够利用模拟前端电路的第1方向侧、与第1方向交叉的方向侧的区域来配置第1时间数字转换部～第n时间数字转换部。
此外，在本发明的一个方式中，也可以是，在所述端子区域中还配置有所述第1信号用的第1信号端子，所述模拟前端电路还进行来自所述第1信号端子的所述第1信号的波形整形，所述时间数字转换电路将波形整形后的所述第1信号的转变时刻与波形整形后的所述第2信号的转变时刻的时间差转换为数字值。
这样，能够不仅对第2信号进行波形整形，也对第1信号进行波形整形，输入到时间数字转换电路，执行时间数字转换。
此外，本发明的其他方式涉及物理量测量装置，该物理量测量装置包含上述所述的集成电路装置。
此外，另外，本发明的其他方式涉及电子设备，该电子设备包含上述所述的集成电路装置。
另外，本发明的其他方式涉及移动体，该移动体包含上述所述的集成电路装置。
附图说明
图1是本实施方式的集成电路装置的布局配置例。
图2是本实施方式的集成电路装置的详细的第1布局配置例。
图3是本实施方式的集成电路装置的详细的第2布局配置例。
图4是本实施方式的集成电路装置的详细的第3布局配置例。
图5是本实施方式的集成电路装置、物理量测量装置的结构例。
图6是AFE电路、时间数字转换电路的详细结构例。
图7是示出本实施方式的物理量测量装置的结构例的俯视图。
图8是示出本实施方式的物理量测量装置的结构例的立体图。
图9是说明凸块连接的详细例的剖视图。
图10是示出使用了信号STA、STP的物理量测量的例子的图。
图11是说明时间数字转换的例子的信号波形图。
图12是说明时间数字转换的具体方式的信号波形图。
图13是集成电路装置、物理量测量装置的详细结构例。
图14是说明详细结构例的时间数字转换的信号波形图。
图15是振荡电路的第1结构例。
图16是振荡电路的第2结构例。
图17是本实施方式的第1变形例。
图18是本实施方式的第2变形例。
图19是本实施方式的第3变形例。
图20是电子设备的结构例。
图21是移动体的结构例。
标号说明
PSP、PSA：信号端子；SD1～SD4：边；R1、R2：区域；LNR：基准线；TDC1～TDC4：时间数字转换部；CP0～CP4：比较电路；XTAL、XTAL1～XTAL3：振荡元件；PD、PU、P1～P6：端子；PS、PS1～PS3：基板；EU；EU1～EU3：上部电极；ED、ED1～ED3：下部电极；XU1～XU3、XD1～XD3：激励电极；TU、TU1～TU3、TD、TD1～TD3：端子电极；SD1～SD4、SDA～SDC：边；WR、WR1～WR3：键合线；BMP：凸块；MPL：镀层；PAS：钝化膜；CK1、CK2：时钟信号；CKR：基准时钟信号；STA、STP：信号；10：集成电路装置；12：处理电路；20：时间数字转换电路；22：运算电路；30：AFE电路；40、41、42：端子区域；44、45、46：逻辑电路；47：I/F电路；50：物理量测量装置；52：封装；53：基座部；54：框部；60、63、66：阶梯部；61、64、67：电极；62、65、68：键合线；100、101、102、103：振荡电路；119、129：时钟信号生成电路；120、130：PLL电路；121、131：控制信号生成电路；122、124、132、134：分频电路；126、136：相位检测器；128、138：电荷泵电路；206：汽车(移动体)；207：车体；208：控制装置；209：车轮；310：DLL电路；312：选择器；320：调整电路；330：相位比较电路；340、350：DLL电路；342、352：选择器；360：比较器阵列部；500：电子设备；510：通信部；520：处理部；530：操作部；540：显示部；550：存储部。
具体实施方式
以下，详细说明本发明的优选实施方式。另外，以下说明的本实施方式并非不当地限定权利要求书所述的本发明的内容，本实施方式中说明的全部结构并非都是作为本发明的解决手段所必须的。
1.集成电路装置的布局配置例
图1示出本实施方式的集成电路装置10的布局配置例。本实施方式的集成电路装置10(IC)进行基于信号STA(第1信号。开始信号)和信号STP(第2信号。停止信号)的信号处理(时间数字转换等)。集成电路装置10包含端子区域40、AFE电路30(AFE：Analog FrontEnd)和时间数字转换电路20。此外，可以包含时钟信号生成电路119、129、端子区域41、42。另外，集成电路装置10不限于图1的结构，可以实施省略其中一部分的结构要素(例如时钟信号生成电路)、或追加其他结构要素(例如处理电路)等各种变形。
在图1中，设从集成电路装置10(半导体芯片)的边SD1(第1边)朝向相对的边SD2(第2边)的方向为方向DR1(第1方向)、与DR1交叉(正交)的方向为方向DR2(第2方向)。此外，设与DR1以及DR2交叉(正交)的方向为方向DR3(第3方向)、DR1的相反方向为方向DR4(第4方向)、DR2的相反方向为方向DR5(第5方向)。DR1是沿着集成电路装置10的边SD3、SD4(第3边、第4边)的方向，DR2是沿着集成电路装置10的边SD1、SD2的方向，DR3是与集成电路装置10的基板(半导体基板)交叉(正交)的方向。另外，也可以是，DR2为左方向，DR5为右方向。
在端子区域40(I/O区域)上至少配置信号STP用(第2信号用)的信号端子PSP(输入第2信号的第2信号端子)。具体而言，在端子区域40中配置信号端子PSP和信号STA用(第1信号用)的信号端子PSA(第1信号端子)。并且，也可以在端子区域40中配置电源用(VDD、VSS)的端子等。这些信号端子PSA、PSP例如是作为集成电路装置10的IC的焊盘。此外，端子区域40是包围多个端子的区域，是沿着集成电路装置10的边SD1的区域。端子区域40是以方向DR2为长度方向的区域。此外，集成电路装置10具有沿着边SD3的端子区域41、沿着边SD4的端子区域42，在端子区域41、42中也配置有多个端子。端子区域41、42是以方向DR1为长度方向的区域。
AFE电路30(模拟前端电路)是进行信号的波形整形(缓冲)的电路。例如，将波形钝化的信号的波形整形为矩形波等信号。例如，AFE电路30(波形整形电路、缓冲电路)进行来自信号端子PSP的信号STP的波形整形。例如，利用将波形钝化的信号STP与给定的阈值电压进行比较的比较器、缓冲电路等，进行信号STP的波形整形。AFE电路30还能够进行来自信号端子PSA的信号STA的波形整形。例如，利用将波形钝化的信号STA与给定的阈值电压进行比较的比较器、缓冲电路等，进行信号STA的波形整形。
另外，在端子区域40中至少配置有信号端子PSP即可，也可以不配置信号端子PSA。在该情况下，AFE电路30仅进行来自信号端子PSP的信号STP的波形整形。此外，在时间数字转换电路20自主产生信号STA的自主型的情况下，信号端子PSA可以是信号STA的输出端子。
时间数字转换电路20将信号STA的转变时刻与信号STP的转变时刻的时间差转换为数字值。例如，时间数字转换电路20将信号STA与波形整形后的信号STP的转变时刻的时间差转换为数字值。在AFE电路30进行信号STA的波形整形的情况下，时间数字转换电路20将波形整形后的信号STA(矩形波信号)与波形整形后的信号STP(矩形波信号)的转变时刻的时间差转换为数字值。另外，在本实施方式中，主要说明将信号STA、STP的转变时刻的时间差转换为数字值的时间数字转换，但不限于此。例如，也可以是用于测量绝对时刻等的时间数字转换。
而且，在本实施方式的集成电路装置10中，在设从集成电路装置10的边SD1朝向相对的边SD2的方向为DR1的情况下，如图1所示，AFE电路30配置于端子区域40的方向DR1侧(第1方向侧)。时间数字转换电路20配置于AFE电路30的方向DR1侧、以及与DR1交叉的方向侧中的至少一侧。这里，与方向DR1交叉的方向侧是DR2侧、或者作为DR2的相反方向的DR5侧中的至少一侧。在图1中，时间数字转换电路20配置于AFE电路30的方向DR1侧。例如，AFE电路30配置在配置有信号端子PSP等的端子区域40与时间数字转换电路20之间。例如，端子区域40和AFE电路30在方向DR1上相邻配置。AFE电路30和时间数字转换电路20在方向DR1上相邻配置。相邻配置例如是以在其间不夹设电路块(电路元件)的方式配置。电路块例如是配置有多个电路元件(晶体管等)的给定面积的区域。
根据图1的配置结构，能够缩短端子区域40与AFE电路30之间的距离，能够以适当的布线方式将来自信号端子PSP的信号STP等的信号线布置在AFE电路30中。例如，以最短路径布置信号线。此外，能够缩短AFE电路30与时间数字转换电路20之间的距离，能够以适当的布线方式将来自AFE电路30的波形整形后的信号STP等的信号线布置在时间数字转换电路20中。例如，能够在AFE电路30与时间数字转换电路20之间的布线区域中适当地布置信号线。因此，能够抑制由于这些信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降，能够提高时间数字转换的性能(精度、分辨率)。
例如，在上述专利文献1的现有技术中，未设置对停止脉冲、开始脉冲进行波形整形的电路。因此，使用钝化的波形的信号进行时间数字转换，因此，难以实现时间数字转换的高性能化。与此相对，在本实施方式中，在集成电路装置10内设置有进行波形整形的AFE电路30。因此，能够进行来自信号端子PSP的信号STP等的波形整形，输入到时间数字转换电路20中。由此，时间数字转换电路20能够使用接近矩形波的信号进行时间数字转换，能够提高时间数字转换的性能。此外，在专利文献1的现有技术中，各电路块通过分立的电路部件实现，因此，电路块之间通过电路基板的布线进行连接。因此，该信号线的寄生电阻、寄生电容变大，在时间数字转换中使性能下降。与此相对，在本实施方式中，AFE电路30、时间数字转换电路20集成在集成电路装置10中。因此，能够在作为半导体芯片的集成电路装置10内，近距离地布局配置AFE电路30、时间数字转换电路20等电路块。因此，与将分立的电路部件安装在电路基板上的现有技术的方法相比，能够减少电路块间的寄生电阻、寄生电容，能够提高时间数字转换的性能。
此外，时钟信号生成电路119(第1时钟信号生成电路)具有振荡电路101(第1振荡电路)，输出由振荡电路101使后述的图7、图8的振荡元件XTAL1(第1振荡元件)振荡而生成的时钟信号CK1(第1时钟信号)。时钟信号生成电路129(第2时钟信号生成电路)具有振荡电路102(第2振荡电路)，输出由振荡电路102使振荡元件XTAL2(第2振荡元件)振荡而生成的时钟信号CK2(第2时钟信号)。而且，时间数字转换电路20根据时钟信号CK1、CK2进行时间数字转换。这样，如果使用由振荡元件XTAL1、XTAL2生成的时钟信号CK1、CK2进行时间数字转换，则与仅使用半导体元件的延迟元件的方法相比，可实现时间数字转换的性能的提高。特别是，如果使用石英振子作为振荡元件XTAL1、XTAL2，则具有能够将由于温度变动等环境变动而引起的时钟信号CK1、CK2的时钟频率的变动抑制在最小限度等优点。
而且，在本实施方式中，时钟信号生成电路119、129配置于时间数字转换电路20的方向DR1侧。例如，在AFE电路30与时钟信号生成电路119、129之间配置时间数字转换电路20。例如，时钟信号生成电路119、129与时间数字转换电路20相邻配置，配置成其间不夹设电路块。这样，能够缩短时钟信号生成电路119、129与时间数字转换电路20之间的距离，能够以适当的布线方式将来自时钟信号生成电路119、129的时钟信号CK1、CK2的信号线布置在时间数字转换电路20中。例如，能够在时钟信号生成电路119、129与时间数字转换电路20之间的布线区域中适当地布置信号线。因此，能够抑制由于这些信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降，能够提高时间数字转换的性能。
图2是本实施方式的集成电路装置10的详细的第1布局配置例。在图2中，时间数字转换电路20包含时间数字转换部TDC1～TDC4(第1～第n时间数字转换部)。时间数字转换部TDC1～TDC4根据来自AFE电路30的第1～第4停止信号(第1～第n停止信号(n为2以上的整数))进行时间数字转换。而且，时间数字转换部TDC1～TDC4配置于AFE电路30的方向DR1侧。例如，时间数字转换部TDC1～TDC4配置成在其间不夹设其它电路块而与AFE电路30相邻。这样，能够以适当的布线方式布置AFE电路30与时间数字转换部TDC1～TDC4之间的信号线，能够提高时间数字转换的性能。另外，使用后述的图6对时间数字转换部TDC1～TDC4详细地进行说明。
此外，在图2中，作为图1的时钟信号生成电路119、129，设置有PLL电路120、130。PLL电路120(第1PLL电路)包含：振荡电路101；以及控制信号生成电路121(第1控制信号生成电路)，其将控制振荡频率的控制信号输出到振荡电路101。PLL电路130(第2PLL电路)包含：振荡电路102；以及控制信号生成电路131(第2控制信号生成电路)，其将控制振荡频率的控制信号输出到振荡电路102。例如，控制信号生成电路121、131输出的控制信号是控制电压，振荡电路101、102是压控型振荡电路(VCO)，其振荡频率根据该控制电压进行控制。但是，控制信号也可以是数字信号，在该情况下，振荡电路101、102是振荡频率根据数字信号进行控制的电路。此外，控制信号也可以是控制电流，振荡电路101、102也可以是振荡频率根据该控制电流进行控制的电路。这样，如果使用PLL电路120、130作为时钟信号生成电路119、129，则可实现时钟信号CK1、CK2的精度的提高。例如，还能够使时钟信号CK1和CK2进行相位同步，能够将时钟信号CK1、CK2之间的频率关系、相位关系保持为规定关系。由此，可实现时间数字转换的进一步的性能提高。另外，使用后述的图13对PLL电路120、130进行详细说明。
此外，集成电路装置10包含振荡电路103(第3振荡电路)，该振荡电路103通过使图7、图8的振荡元件XTAL3(第3振荡元件)振荡，生成基准时钟信号CKR。而且，PLL电路120生成与基准时钟信号CKR相位同步的时钟信号CK1，PLL电路130生成与基准时钟信号CKR相位同步的时钟信号CK2。通过使时钟信号CK1、CK2与基准时钟信号CKR相位同步，CK1、CK2进行相位同步，能够将CK1、CK2的频率关系、相位关系保持为规定关系。
而且，振荡电路103配置于PLL电路120、130(时钟信号生成电路119、129)的方向DR1侧。这样，PLL电路120、130能够从位于方向DR1侧的振荡电路103接收基准时钟信号CKR，生成时钟信号CK1、CK2，向位于作为DR1的相反方向的方向DR4侧的时间数字转换电路20供给所生成的时钟信号CK1、CK2。此外，如图7、图8那样，在集成电路装置10上搭载振荡元件XTAL1、XTAL2、XTAL3的情况下，能够将与振荡电路103连接的振荡元件XTAL3安装在振荡电路103的上方，该振荡电路103配置于PLL电路120、130的方向DR1侧。
另外，在集成电路装置10中还设置有逻辑电路44、45、I/F电路47。逻辑电路44、45进行各种处理，通过例如门阵列等自动配置布线等实现。I/F电路47是与外部器件之间进行基于通信的接口处理的电路。例如，I/F电路47进行基于PECL(Positive Emitter CoupledLogic)、LVDS(Low Voltage Differential Signaling)等低振幅的差分信号的高速串行接口处理。能够由I/F电路47进行时钟信号CK1、CK2、基准时钟信号CKR的时钟频率等的监视。此外，在集成电路装置10中设置有与振荡电路101连接的端子P1、P2(第1振荡用端子、第2振荡用端子)、以及与振荡电路102连接的端子P3、P4(第3振荡用端子、第4振荡用端子)。此外，设置有与振荡电路103连接的端子P5、P6(第5振荡用端子、第6振荡用端子)。使用后述的图7、图8对这些端子P1～P6详细地进行说明。
此外，在图2中，区域R1、R2(第1区域、第2区域)是由沿着方向DR1的基准线LNR划分的集成电路装置10的区域。基准线LNR是通过集成电路装置10的例如中央的假想的线。在该情况下，PLL电路120配置于由基准线LNR划分的区域R1，PLL电路130配置于由LNR划分的区域R2。例如，PLL电路120、130以基准线LNR为对称轴而线对称地配置。这样，在如图7、图8那样将振荡元件XTAL1、XTAL2搭载在集成电路装置10上的情况下，能够将振荡元件XTAL1、PLL电路120配置于区域R1侧，将振荡元件XTAL2、PLL电路130配置于区域R2侧。因此，可实现集成电路装置10的布局配置的高效化、振荡元件XTAL1、XTAL2在集成电路装置10上的安装配置的高效化。由此，能够实现集成电路装置10、搭载集成电路装置10的物理量测量装置50的小型化等。
图3示出集成电路装置10的详细的第2布局配置例。在图3中，除了PLL电路120、130以外，时间数字转换电路20、逻辑电路44、46也是以基准线LNR为对称轴的线对称配置。时间数字转换电路20的时间数字转换部TDC1、TDC2、信号STP用的信号端子PSP设置在区域R1上，时间数字转换部TDC3、TDC4、信号STA用的信号端子PSA设置在区域R2上。此外，构成AFE电路30的电路中的、输入信号STP的波形整形电路(比较器、缓冲电路等)配置在区域R1上，输入信号STA的波形整形电路配置在区域R2上。因此，能够以与信号STP相关的电路配置于区域R1、与信号STA相关的电路配置于区域R2的方式，进行对称的布局配置。通过采用这种对称的布局配置，例如，容易在区域R1和R2中使信号线的寄生电阻、寄生电容成为等效，能够提高时间数字转换的性能。
图4示出集成电路装置10的详细的第3布局配置例。在图2、图3中，时间数字转换部TDC1～TDC4配置于AFE电路30的方向DR1侧。这样，能够将来自AFE电路30的信号线布置在方向DR1侧而与时间数字转换部TDC1～TDC4连接。与此相对，在图4中，TDC1～TDC4中的2个时间数字转换部TDC2、TDC3(K个时间数字转换部(K为1以上的整数))配置于AFE电路30的DR1侧。而且，与TDC2、TDC3不同的2个时间数字转换部TDC1、TDC4(L个时间数字转换部(L为1以上的整数))配置于AFE电路30的与DR1交叉的方向侧。时间数字转换部TDC1配置于与DR1交叉的方向DR5侧，时间数字转换部TDC4配置于与DR1交叉的方向DR2侧。即，无需将时间数字转换电路20全部配置于方向DR1侧，也可以将时间数字转换电路20的一部分配置于与DR1交叉的方向DR2侧、方向DR5侧。这样，能够不仅有效利用AFE电路30的方向DR1侧，还有效利用与DR1交叉的DR2侧、DR5侧的空间来配置时间数字转换电路20。另外，也可以仅在DR2侧、DR5侧的一侧配置时间数字转换部TDC1、TDC4。此外，无需将时间数字转换部TDC1～TDC4全部配置成与AFE电路30相邻，还能够实施将TDC1～TDC4中的若干个TDC配置成在与AFE电路30之间夹设电路块的变形。
2.集成电路装置、物理量测量装置的结构例
图5示出集成电路装置10和包含集成电路装置10的物理量测量装置50的结构例。集成电路装置10包含AFE电路30、时间数字转换电路20和PLL电路120、130(广义而言为时钟信号生成电路)。此外，集成电路装置10可以包含振荡电路103、处理电路12、信号端子PSA、PSP、振荡用的端子P1～P6。而且，物理量测量装置50包含振荡元件XTAL1～XTAL3和集成电路装置10。
AFE电路30进行来自信号端子PSA的信号STA的波形整形和来自信号端子PSP的信号STP的波形整形。时间数字转换电路20将波形整形后的信号STA和波形整形后的信号STP的转变时刻的时间差转换为数字值DQ。振荡电路103进行使振荡元件XTAL3振荡的振荡动作，生成时钟频率为fr的基准时钟信号CKR。PLL电路120、130分别生成与基准时钟信号CKR相位同步的时钟信号CK1、CK2。具体而言，PLL电路120的控制信号生成电路121通过将基于来自振荡电路101的时钟信号CK1与来自振荡电路103的基准时钟信号CKR的相位比较的控制信号SC1输出到振荡电路101，使CK1与CKR进行相位同步。此外，PLL电路130的控制信号生成电路131通过将基于来自振荡电路102的时钟信号CK2与来自振荡电路103的基准时钟信号CKR的相位比较的控制信号SC2输出到振荡电路102，使CK2与CKR进行相位同步。时钟信号CK1、CK2与基准时钟信号CKR进行相位同步，由此，CK1、CK2进行相位同步，能够将CK1、CK2的频率关系、相位关系保持为规定关系。例如，在设CK1、CK2的时钟频率为f1、f2的情况下，由PLL电路120、130(同步化电路、控制部)进行保持N/f1＝M/f2的频率关系(N、M为2以上的相互不同的整数)的控制。如果使用这样的时钟信号CK1、CK2进行时间数字转换，则能够将CK1、CK2设定为适当的频率关系而执行时间数字转换，因此，能够实现高性能的时间数字转换。另外，处理电路12进行集成电路装置10的控制处理、运算处理等各种处理。处理电路12通过图2～图4的逻辑电路44、45、46等实现。此外，除后述的图15、图16的缓冲电路、电阻、电容器等电路元件以外，振荡电路101、102、103还能够包含供给振荡电路用电源的电源电路(稳压器)等。
图6示出AFE电路30、时间数字转换电路20的详细结构例。AFE电路30通过对信号STP(第2信号。停止信号)的电压电平与多个阈值电压Vth1～Vth4进行比较，输出停止信号STP1～STP4(第1～第n停止信号)。STP1～STP4是波形整形后的停止信号。此外，AFE电路30根据信号STA(第1信号。开始信号)，输出开始信号STA1～STA4(广义而言为第1～第n开始信号)。STA1～STA4是波形整形后的开始信号。另外，在自主型的情况下，开始信号STA1～STA4不从AFE电路30输入，而在时间数字转换电路20的内部生成。
AFE电路30包含：比较电路CP0(波形整形电路)，其输入信号STA，输出开始信号STA1～STA4；以及比较电路CP1～CP4(波形整形电路)，它们输入信号STP，输出停止信号STP1～STP4。比较电路CP0包含：比较器，其对信号STA的电压电平与阈值电压Vth0进行比较；以及第1～第4缓冲电路，它们对该比较器的输出信号进行缓冲，输出开始信号STA1～STA4。比较电路CP1包含：比较器，其对信号STP的电压电平与阈值电压Vth1进行比较；以及缓冲电路，其对该比较器的输出信号进行缓冲，输出停止信号STP1。同样，比较电路CP2、CP3、CP4分别包含：比较器，其对信号STP的电压电平与阈值电压Vth2、Vth3、Vth4进行比较；以及缓冲电路，其对比较器的输出信号进行缓冲，输出停止信号STP2、STP3、STP4。而且，时间数字转换部TDC1进行将开始信号STA1与停止信号STP1的转变时刻的时间差转换为数字值的处理，输出DQ1。同样，时间数字转换部TDC2、TDC3、TDC4分别进行将开始信号STA2、STA3、STA4与停止信号STP2、STP3、STP4的转变时刻的时间差转换为数字值的处理，输出DQ2～DQ4。而且，时间数字转换电路20包含运算电路22，运算电路22根据来自时间数字转换部TDC1～TDC4的输出值DQ1～DQ4进行运算处理，求出对应于信号STA与STP的转变时刻的时间差的数字值DQ。
比较电路CP1～CP4的阈值电压Vth1～Vth4(第1～第4阈值电压)为相互不同的电压，例如，Vth1<Vth2<Vth3<Vth4的关系成立。这样，比较电路CP1～CP4通过使用相互不同的阈值电压Vth1～Vth4进行与信号STP的电压比较，能够获得信号STP的斜率信息。因此，运算电路22根据时间数字转换部TDC1～TDC4的输出值DQ1～DQ4进行运算处理，由此，能够根据信号STP的斜率信息确定信号STP的准确的转变时刻，求出对应于信号STA与STP的转变时刻的时间差的数字值DQ。特别是，从受光部等接收器件输入的信号STP是比信号STA钝化的波形，使用了这种斜率信息的运算处理是有效的。
3.物理量测量装置
图7、图8示出物理量测量装置50(振动器件)的结构例。图7是从上侧观察物理量测量装置50的俯视图，图8是从斜上侧观察的立体图。物理量测量装置50包含振荡元件XTAL1、XTAL2、XTAL3和集成电路装置10。另外，振荡元件的个数可以为2个，也可以为4个以上。在本实施方式中，设从集成电路装置10朝向振荡元件XTAL1～XTAL3的方向为上方向、其相反方向为下方向。例如，物理量测量装置50的封装52的盖部侧为上方向侧，底部侧为下方向侧。作为下方向的方向DR3是与集成电路装置10的基板正交的方向。
物理量测量装置50具有封装52，封装52具有箱状的基座部53和框部54(围绕部)。未图示的盖部与框部54的上表面接合。在封装52的基座部53上设置有凹部，利用盖部将振荡元件XTAL1～XTAL3和集成电路装置10气密地密封，收纳在由凹部形成的收纳空间S内。
在封装52的框部54的内侧周缘部设置有阶梯部60、63、66。基座部53的凹部为内底面和阶梯部60、63、66的二级构造(夹层构造)，在内底面上安装有集成电路装置10。在阶梯部60、63、66上分别形成有电极61、64、67等多个电极。电极61、64、67经由键合线62、65、68与集成电路装置10的对应端子(焊盘)电连接。电极61、64、67经由封装52的内部布线等与设置在封装52的外底面(外侧底面)上的外部连接端子电连接。由此，集成电路装置10的端子与对应的外部连接端子电连接。
振荡元件XTAL1、XTAL2、XTAL3例如通过石英振动片等振动片(压电振动片)实现。例如通过切角为AT切或SC切等的进行厚度剪切振动的石英振动片等实现。但是，本实施方式的振荡元件XTAL1、XTAL2、XTAL3不限于此，例如能够通过厚度剪切振动型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片实现。
振荡元件XTAL1具有基板PS1(压电基板)、上部电极EU1(广义而言为另一侧电极)和下部电极ED1(广义而言为一侧电极。未图示)。基板PS1是由石英等压电材料形成的平板状的基板。上部电极EU1(表面电极)形成于基板PS1的上表面(第1主面)，下部电极ED1(背面电极)形成于基板PS1的下表面(第2主面)。上部电极EU1具有激励电极XU1、端子电极TU1、以及将XU1和TU1连接起来的连接电极。下部电极ED1也具有未图示的激励电极XD1、端子电极TD1和连接电极。激励电极XU1、XD1设置成隔着基板PS1相对。端子电极TU1、TD1设置成隔着基板PS1相对。而且，通过对激励电极XU1、XD1之间施加电压，可实现基于厚度剪切的振动。在该情况下，能够采用激励电极XU1、XD1处的基板PS1的厚度(方向DR3上的厚度)变薄的构造。这样，本实施方式的振荡元件XTAL1成为不仅激励电极XU1、XD1而且端子电极TU1、TD1、连接电极也紧贴(层叠、蒸镀)到基板PS1上而形成的构造。振荡元件XTAL2具有基板PS2、上部电极EU2(另一侧电极)和下部电极ED2(一侧电极)。上部电极EU2具有激励电极XU2、端子电极TU2和连接电极。下部电极ED2具有激励电极XD2、端子电极TD2和连接电极。振荡元件XTAL3具有基板PS3、上部电极EU3(另一侧电极)和下部电极ED3(一侧电极)。上部电极EU3具有激励电极XU3、端子电极TU3和连接电极。下部电极ED3具有激励电极XD3、端子电极TD3和连接电极。这些振荡元件XTAL2、XTAL3的电极构造等与振荡元件XTAL1相同，因此，省略详细的说明。另外，作为一侧电极的下部电极ED1、ED2、ED3例如是第3方向侧(集成电路装置侧)的电极，作为另一侧电极的上部电极EU1、EU2、EU3例如是与第3方向(DR3)相反方向的第4方向侧的电极。
而且，在本实施方式的物理量测量装置50中，如后述的图9所说明那样，集成电路装置10的端子P1和振荡元件XTAL1的下部电极ED1进行凸块连接，集成电路装置10的端子P3和振荡元件XTAL2的下部电极ED2进行凸块连接。此外，集成电路装置10的端子P5和振荡元件XTAL3的下部电极ED3也进行凸块连接。例如，进行使用了金属凸块等导电性的凸块(图9的BMP)的连接。凸块是形成在端子上的突起状的连接电极。凸块连接例如是使端子彼此面对而经由作为金属突起(导电性突起)的凸块进行连接的方法。与线键合连接相比，凸块连接具有能够缩短连接长度等优点。另外，凸块可以是通过用金属对由树脂形成的凸块的芯进行镀覆而构成的树脂芯凸块等。
图9是示出凸块连接的详细例的剖视图。如图9所示，集成电路装置10的端子PD(P1、P3、P5)和振荡元件XTAL(XTAL1、XTAL2、XTAL3)的下部电极ED(ED1、ED2、ED3)经由凸块BMP进行电连接。具体而言，在集成电路装置10的钝化膜PAS上形成有用于使端子PD露出的开口(焊盘开口)。而且，针对端子PD，形成有Ni/Pd/Au等多层的镀层MPL，在其上方形成有凸块BMP(Au凸块)。这样，通过在端子PD与凸块BMP之间形成镀层MPL，能够提高连接强度。而且，形成在端子PD上的凸块BMP与振荡元件XTAL的下部电极ED的端子电极TD(TD1、TD2、TD3)连接。此外，键合线WR(WR1、WR2、WR3)的一端与端子电极TD的上方的上部电极EU(EU1、EU2、EU3)的端子电极TU(TU1、TU2、TU3)连接，键合线WR的另一端与集成电路装置10的端子PU(P2、P4、P6)连接。例如，如图7、图8所示，键合线WR1、WR2分别与集成电路装置10的振荡电路101、102的端子P2、P4连接。键合线WR3与振荡电路103的端子P6连接。由此，能够将振荡电路101的端子P1、P2分别与振荡元件XTAL1的上部电极EU1(TU1)、下部电极ED1(TD1)连接，将振荡电路102的端子P3、P4分别与振荡元件XTAL2的上部电极EU2(TU2)、下部电极ED2(TD2)连接。此外，能够将振荡电路103的端子P5、P6分别与振荡元件XTAL3的上部电极EU3(TU3)、下部电极ED3(TD3)连接。
这样，根据图7、图8的物理量测量装置50，能够将振荡元件XTAL1～XTAL3的下部电极ED1～ED3与集成电路装置10的端子P1～P3进行凸块连接而进行安装。因此，能够将多个振荡元件XTAL1～XTAL3安装在集成电路装置10的紧上方，从而能够实现可将振荡元件XTAL1～XTAL3和集成电路装置10紧凑地收纳在封装52内的小型的物理量测量装置50。这里，安装在紧上方例如表示在集成电路装置10与振荡元件XTAL1～XTAL3之间不隔着部件和元件的情况下将振荡元件XTAL1～XTAL3安装在集成电路装置10上。例如，配置成在俯视(方向DR1)时，集成电路装置10和振荡元件XTAL1～XTAL3平行(大致平行)，集成电路装置10的主面和振荡元件XTAL1～XTAL3的主面相对。集成电路装置10与振荡元件XTAL1～XTAL3的主面之间的距离较短，成为与凸块BMP的高度对应的距离。
例如，以往，由于封装的安装部分的面积和布线的原因而难以实现搭载有多个振荡元件的小型的物理量测量装置。与此相对，在本实施方式中，能够将凸块连接的部分作为支承部，将多个振荡元件XTAL1～XTAL3配置在集成电路装置10的紧上方。例如，如图7所示，能够安装成在俯视时多个振荡元件XTAL1～XTAL3与集成电路装置10重叠。因此，能够有效利用封装52的有限的收纳空间S来搭载集成电路装置10和振荡元件XTAL1～XTAL3，从而能够实现将振荡元件XTAL1～XTAL3紧凑地收纳在1个封装52内的物理量测量装置50。
此外，在图7、图8中，集成电路装置10的端子P2与振荡元件XTAL1的上部电极EU1之间利用键合线WR1连接起来，集成电路装置10的端子P4与振荡元件XTAL2的上部电极EU2之间利用键合线WR2连接起来。此外，集成电路装置10的端子P6与振荡元件XTAL3的上部电极EU3之间利用键合线WR3连接起来。这样，在图7、图8中，对集成电路装置10的端子PD(P1、P3、P5)和振荡元件XTAL(XTAL1～XTAL3)的下部电极ED(ED1～ED3)进行凸块连接，对端子PU(P2、P4、P6)和上部电极EU(EU1～EU3)进行线键合连接。由此，能够将振荡电路100(101～103)连接在集成电路装置10的端子PD、PU间，对振荡元件XTAL的下部电极ED与上部电极EU之间施加电压，实现振荡元件XTAL的厚度剪切振动等。而且，振荡电路100和振荡元件XTAL配置成在俯视时重叠，因此，还能够缩短键合线WR(WR1～WR3)的长度，能够减少无用的寄生电阻、寄生电容。
此外，在图7、图8中，振荡元件XTAL1的上部电极EU1的端子电极TU1以及下部电极ED1的端子电极TD1与集成电路装置10的端子P1在俯视时重叠(至少在一部分区域中重叠)。此外，振荡元件XTAL2的上部电极EU2的端子电极TU2以及下部电极ED2的端子电极TD2与集成电路装置10的端子P3在俯视时重叠。即，如图9所示，在凸块连接的位置(BMP的位置)的紧上方进行线键合连接。关于振荡元件XTAL3也同样如此。这样，能够在凸块连接的位置对振荡元件XTAL(XTAL1～XTAL3)进行单点支承，安装在集成电路装置10的紧上方。例如，能够将凸块连接的位置作为固定端，使振荡元件XTAL振动。例如，当对振荡元件XTAL分别进行双点支承时，会施加由于振荡元件XTAL与集成电路装置10的热膨胀率的差异等而引起的热应力，可能对振荡元件XTAL和集成电路装置10的特性产生不良影响。关于此点，如图9所示，如果在凸块连接的位置对振荡元件XTAL进行单点支承并安装，则能够抑制这种热应力的产生，能够减少以热应力为原因的特性恶化等。
而且，在本实施方式中，如下所述配置集成电路装置10的端子P1～P6(第1～第6振荡用端子)。即，在从与集成电路装置10的基板正交(交叉)的方向上俯视时，端子P1配置在与振荡元件XTAL1重叠的位置上，端子P2配置在不与XTAL1重叠的位置上。此外，端子P3配置在与振荡元件XTAL2重叠的位置上，端子P4配置在不与XTAL2重叠的位置上。此外，端子P5配置在与振荡元件XTAL3重叠的位置上，端子P64配置在不与XTAL3重叠的位置上。通过这样配置端子P1～P6，如上所述，端子P1能够与振荡元件XTAL1的下部电极ED1进行凸块连接，另一方面，端子P2能够与XTAL1的上部电极EU1进行线键合连接。此外，端子P3能够与振荡元件XTAL2的下部电极ED2进行凸块连接，另一方面，端子P4能够与XTAL2的上部电极EU2进行线键合连接。此外，端子P5能够与振荡元件XTAL3的下部电极ED3进行凸块连接，另一方面，端子P6能够与XTAL3的上部电极EU3进行线键合连接。因此，能够进行振荡元件XTAL1～XTAL3在集成电路装置10上的有效的安装配置。
此外，在本实施方式中，如图7、图8所示，端子P1的面积大于端子P2的面积，端子P3的面积大于端子P4的面积。此外，端子P5的面积大于端子P6的面积。这样，在本实施方式中，进行凸块连接的端子P1、P3、P5的面积大于进行线键合连接的端子P2、P4、P6的面积，为2倍左右的面积。这样，通过增大端子P1、P3、P5的面积，可实现凸块连接的连接强度的提高和寄生电阻的减少。此外，能够将凸块连接部分作为支承部，实现振荡元件的适当的单点支承等。
另外，以上说明了将集成电路装置10的一方的端子PD与振荡元件XTAL的下部电极ED进行凸块连接、另一方的端子PU与上部电极EU连接的情况，但本实施方式不限于此。例如，也可以将集成电路装置10的端子PD、PU双方与振荡元件XTAL的下部电极ED进行凸块连接。由此，能够在集成电路装置10的端子PD、PU的2个凸块连接的位置，对振荡元件XTAL进行双点支承并安装。因此，能够省略线键合连接的工序，并且能够防止以键合线的寄生电阻和寄生电容为原因的性能的劣化。
此外，在图7、图8中，振荡元件XTAL1、XTAL2配置成俯视时的长度方向为方向DR1。即，以长度方向沿着方向DR1的方式将振荡元件XTAL1、XTAL2安装在集成电路装置10上。而且，振荡元件XTAL3配置成俯视时的长度方向为与方向DR1交叉(正交)的方向DR2。由此，能够将3个振荡元件XTAL1～XTAL3有效地搭载并配置在矩形的集成电路装置10上，从而能够实现物理量测量装置50的小型化等。
4.时间数字转换
接着，说明时间数字转换的详细例。图10是示出信号STA(开始信号)与信号STP(停止信号)的关系的图。时间数字转换电路20将信号STA与STP的转变时刻的时间差TDF转换为数字值DQ。另外，在图10中，TDF为信号STA与STP的上升的转变时刻间(上升沿间)的时间差，但也可以为信号STA与STP的下降的转变时刻间(下降沿间)的时间差。例如，在本实施方式中，如图10所示，使用信号STA将照射光(例如激光)射出到对象物(例如汽车的周围的物体)。然后，通过来自对象物的反射光的接收，生成信号STP。例如，通过对受光信号进行波形整形，生成信号STP。由此，通过将信号STA与STP的转变时刻的时间差TDF转换为数字值DQ，例如能够以飞行时间(TOF)的方式，测量与对象物之间的距离作为物理量，能够在例如汽车的自动驾驶、机器人的动作控制等中利用。或者，在本实施方式中，使用信号STA将发送声波(例如超声波)发送到对象物(例如生物体)。而且，通过接收来自对象物的接收声波，生成信号STP。由此，能够测量与对象物之间的距离等，能够进行基于超声波的生物体信息的测量等。另外，在图10中，也可以通过信号STA对发送数据进行发送，使用基于接收数据的接收的信号STP，由此，测量从发送了发送数据起至接收到接收数据为止的时间。此外，由本实施方式的物理量测量装置测量的物理量不限于时间、距离，还可以考虑流量、流速、频率、速度、加速度、角速度或角加速度等各种物理量。
图11是说明本实施方式的时间数字转换方法的信号波形图。在相位同步时刻TMA进行了时钟信号CK1、CK2的相位同步，时钟信号CK1、CK2的转变时刻一致。然后，时钟信号CK1、CK2的时钟间时间差TR(相位差)如Δt、2Δt、3Δt……这样，按照每个时钟周期(CCT)而每次增加Δt。而且，在下一个相位同步时刻TMB，例如进行了时钟信号CK1、CK2的相位同步，时钟信号CK1、CK2的转变时刻一致。
在本实施方式中，使用多个振荡元件XTAL1、XTAL2，使用其时钟频率差将时间转换为数字值。即，时间数字转换电路20以与时钟频率f1、f2的频率差|f1-f2|对应的分辨率将时间转换为数字值。例如，利用游标卡尺的原理将时间转换为数字值。由此，能够使用频率差|f1-f2|设定时刻数字转换的分辨率，能够实现时间数字转换的精度、分辨率等性能的提高等。具体而言，时间数字转换的分辨率(时间分辨率)能够表示为Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)。而且，时间数字转换电路20以Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)的分辨率Δt将时间转换为数字值。分辨率表示为Δt＝|f1-f2|/(f1×f2)，为与频率差|f1-f2|对应的分辨率。
由此，能够通过时钟频率f1、f2的设定，设定时刻数字转换的分辨率。例如，通过减少频率差|f1-f2|，能够减少分辨率Δt，能够实现高分辨率的时间数字转换。此外，通过将时钟频率f1、f2设为较高的频率，能够减少分辨率Δt，能够实现高分辨率的时间数字转换。而且，如果使用振荡XTAL1、XTAL2生成时钟信号CK1、CK2，则与使用半导体元件的延迟元件的情况相比，还可实现时间数字转换的精度的提高。特别是在本实施方式中，使用了石英振子作为振荡元件XTAL1、XTAL2，因此，能够将由于制造偏差或温度变动等环境变动而引起的时钟频率f1、f2的变动抑制在最小限度。因此，还能够将分辨率Δt＝|f1-f2|/(f1×f2)的变动抑制在最小限度，能够实现时间数字转换的进一步的高性能化。
如图11所示，相位同步时刻TMA和TMB之间的期间TAB的长度为与时钟信号CK1的N个时钟数对应的长度。此外，期间TAB的长度为与时钟信号CK2的M个时钟数对应的长度。这里，N、M为2以上的相互不同的整数。在图11中，N＝17、M＝16、N-M＝1。此外，TAB＝N/f1＝M/f2的关系成立。如果设f2＝16MHz，N＝17，M＝16，则f1＝17MHz，N/f1＝M/f2的关系式成立。例如，控制振荡电路101、102中的至少一个振荡电路，使得N/f1＝M/f2的关系成立。由此，在相位同步时刻TMA，在时钟信号CK1、CK2的转变时刻一致后，时钟间时间差TR如Δt、2Δt、3Δt……这样每次增加Δt。然后，在下一个相位同步时刻TMB，时钟信号CK1、CK2的转变时刻一致，时钟间时间差TR为0。然后，时钟间时间差TR按照每个时钟周期而每次增加Δt。
这样，通过生成在相位同步时刻为0、然后每次增加Δt(分辨率)的时钟间时间差TR，能够实现以分辨率Δt将时间转换为数字值的时间数字转换。而且，在以分辨率Δt进行的时间数字转换的处理中，如图11所示，能够唯一地确定期间TAB内的各时钟周期(CCT)的时钟间时间差TR，因此，能够实现时间数字转换的处理、电路结构的简化。此外，通过使时钟信号CK1、CK2的转变时刻在相位同步时刻TMA、TMB一致(大体一致)，还能够实现时间数字转换的精度提高等。
例如，在上述专利文献1的现有方法中，考虑如下这样的方法：作为第1、第2石英振荡器的设计上的时钟频率的关系，使N/f1＝M/f2的关系成立。然而，第1、第2石英振荡器的时钟频率由于制造偏差或温度变动等环境变动的原因而发生变动。因此，即使在设计上使N/f1＝M/f2的关系成立，在实际的产品中，N/f1＝M/f2的关系也不成立。因此，转变时刻发生偏移等，时间数字转换的转换精度降低。
与此相对，在本实施方式中，在存在因制造偏差或环境变动引起的时钟频率变动的情况下，例如，也由PLL电路120、130(同步化电路)以使时钟信号CK1、CK2成为给定的频率关系或相位关系的方式，控制振荡电路101、102中的至少一个振荡电路。由此，调整时钟信号CK1、CK2的频率关系、相位关系，以补偿因制造偏差或环境变动引起的变动。因此，在存在这种变动的情况下，也能够实现适当的时间数字转换。此外，能够防止因时钟信号CK1、CK2的转变时刻在相位同步时刻TMA、TMB的偏移引起的转换精度降低，能够实现时间数字转换的高性能化。
这样，在本实施方式中，以使N/f1＝M/f2的关系式成立的方式控制振荡电路。此外，用Δt＝|f1-f2|/(f1×f2)的关系式表示时间数字转换的分辨率。因此，下式(1)成立。
Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1) (1)
这样，能够与时间数字转换所要求的分辨率Δt对应地设定N、M等，生成时钟信号CK1、CK2。例如，作为时间数字转换的分辨率，要求Δt＝2ns(纳秒)的分辨率，时钟信号CK2的时钟频率为f2＝100MHz。在该情况下，在上式(1)中，通过设定为N＝5、M＝4，能够实现分辨率Δt＝|5-4|/(5×f2)＝2ns的时间数字转换。这时，根据N/f1＝M/f2的关系式，时钟信号CK1的时钟频率为f1＝(N/M)×f2＝125MHz。此外，作为时间数字转换的分辨率，要求Δt＝1ps(皮秒)的分辨率，时钟信号CK2的时钟频率为f2＝122.865MHz。在该情况下，在上式(1)中，通过设定为N＝8139、M＝8138，能够实现分辨率Δt＝|8139-8138|/(8139×f2)＝1ps的时间数字转换。这时，根据N/f1＝M/f2的关系式，时钟信号CK1的时钟频率为f1＝(N/M)×f2＝122.880MHz。
此外，在图11中，在相位同步时刻TMA之后，作为第1～第i时钟周期(i为2以上的整数)中的时钟信号CK1、CK2的转变时刻的时间差的时钟间时间差TR为Δt～i×Δt。例如，在相位同步时刻TMA之后，在第1时钟周期(CCT＝1)中，TR＝Δt。同样，在第2～第15时钟周期(CCT＝2～15)中，TR＝2Δt～15Δt。即，第j时钟周期(1≤j≤i)中的时钟间时间差为TR＝j×Δt。
在该情况下，在本实施方式中，通过确定信号STA与STP的转变时刻的时间差TDF与作为时钟信号CK1、CK2的转变时刻的时钟间时间差的TR＝Δt～i×Δt中的哪一个对应来求出与TR对应的数字值DQ。例如，在图11的B1所示的时钟周期(CCT＝5)中，TR＝5Δt。而且，信号STA、STP的时间差TDF比TR＝5Δt长，TDF>TR＝5Δt。在B2所示的时钟周期(CCT＝14)中，TR＝14Δt。而且，TDF比TR＝14Δt短，TDF<TR＝14Δt。在B3所示的时钟周期(CCT＝10)中，TR＝10Δt。而且，TDF与TR＝10Δt相等(大致相同)，TDF＝TR＝10Δt。因此，确定出信号STA、STP的时间差TDF与TR＝10Δt对应。其结果，可以判断为，对应于时间差TDF的数字值DQ例如是与TR＝10Δt对应的数字值。这样，能够实现在相位同步时刻TMA之后利用每次增加Δt的时钟间时间差TR求出信号STA与STP的时间差TDF的时间数字转换。
图12是本实施方式的时间数字转换的具体方式的一例。例如，设相位同步时刻TMA、TMB之间的期间为更新期间TP。具体而言，时钟信号CK1、CK2的第1、第2相位同步时刻之间的期间是更新期间TP1，第2、第3相位同步时刻之间的期间是更新期间TP2，第3、第4相位同步时刻之间的期间是更新期间TP3。更新期间TP2是TP1的下一个更新期间，TP3是TP2的下一个更新期间。以后的更新期间也同样如此。
在该情况下，时间数字转换电路20在更新期间TP1中、例如第5时钟周期(第m时钟周期。m为1以上的整数)中产生信号STA，取得与所产生的信号STA对应地使信号电平变化的信号STP。然后，进行用于比较第5时钟周期中的信号STA与STP的时间差TDF和时钟间时间差TR＝5Δt的处理。这里，得到TDF比TR＝5Δt长的比较处理的结果。
在更新期间TP1的下一个更新期间TP2中，在根据更新期间TP1中的比较处理的结果而设定的第14时钟周期(第n时钟周期。n为1以上的整数。m和n为相互不同的整数)中产生信号STA，取得与所产生的信号STA对应地使信号电平变化的信号STP。例如，在更新期间TP1中，得到TDF比TR＝5Δt长的比较处理的结果。因此，在下一个更新期间TP2中，设定使TR变得更长的时钟周期。例如，在更新期间TP1中，在TR＝5Δt的第5时钟周期中产生了信号STA，但是在更新期间TP2中，在TR＝14Δt的第14时钟周期中产生信号STA。然后，进行用于比较第14时钟周期中的TDF和TR＝14Δt的处理。这里，得到TDF比TR＝14Δt短的比较处理的结果。
在更新期间TP2的下一个更新期间TP3中，在根据更新期间TP2中的比较处理的结果而设定的第10时钟周期(CCT＝10)中产生信号STA。例如，在更新期间TP2中，得到TDF比TR＝14Δt短的比较处理的结果，因此，设定使得TR变得更短的时钟周期。例如，在TR＝10Δt的第10时钟周期中产生了信号STA。然后，进行用于比较第10时钟周期中的TDF和TR＝10Δt的处理。这里，得到TDF与TR＝10Δt相同(大致相同)的比较处理的结果。因此，可判断为，对应于时间差TDF的数字值DQ是与TR＝10Δt对应的数字值。
这样，在图12中，上次的更新期间中的比较处理的结果被反馈，从而在本次的更新期间中设定产生信号STA的时钟周期，进行TDF与TR的比较处理。这样，通过反馈上次的更新期间中的比较处理的结果，能够使时间数字转换高速化。此外，在作为测量对象的时间或物理量动态地变化的情况下，也能够实现追随该动态变化的时间数字转换。
另外，本实施方式的时间数字转换能够实施各种变形。例如，也可以采用如下方法(重复方法)：通过在进行时间计测的1次测量期间中多次产生信号STA并进行多次(例如1000次以上)的相位比较，求出与时间差TDF对应的数字值DQ。或者，在图12中，将对产生信号STA的时钟周期进行指定的时钟周期指定值(时钟周期指定信息)存储到集成电路装置10的存储部(寄存器)中。而且，也可以采用如下方法(时钟周期指定值的更新方法)：通过根据各更新期间TP1、TP2、TP3……中的信号STP与时钟信号CK2的相位比较结果进行依次更新存储部所存储的时钟周期指定值的处理，求出对应于时间差TDF的数字值DQ。或者，也可以采用如下方法(二分检索方法)：通过二分检索，以与时钟频率f1、f2的频率差对应的分辨率求出对应于信号STA与STP的转变时刻的时间差TDF的数字值DQ。具体而言，通过二分检索实现基于信号STP与时钟信号CK2的相位比较结果的时钟周期指定值的更新。或者，也可以在通过二分检索的方法缩小了数字值DQ的检索范围之后，在与该检索范围对应的期间内，通过时钟周期指定值的更新方法，按照每个时钟周期产生信号STA并进行相位比较，求出最终的数字值DQ。或者，也可以是，不在集成电路装置10的内部自主产生信号STA，而根据从集成电路装置10的外部输入的信号STA、以及使用振荡元件XTAL1、XTAL2而生成的时钟信号CK1、CK2，求出对应于信号STA与STP的转变时刻的时间差TDF的数字值DQ。例如，也可以一边通过振荡电路101、102使振荡元件XTAL1、XTAL2以自由运行的方式进行振荡动作，一边进行时间数字转换。
5.集成电路装置的详细结构例
图13示出集成电路装置10的详细结构例。图13的集成电路装置10包含PLL电路120、130和振荡电路103。PLL电路120按照每个第1相位同步时刻(每个第1期间)，使时钟信号CK1与基准时钟信号CKR进行相位同步(使转变时刻一致)。PLL电路130按照每个第2相位同步时刻(每个第2期间)，使时钟信号CK2与基准时钟信号CKR进行相位同步(使转变时刻一致)。由此，时钟信号CK1、CK2进行相位同步。基准时钟信号CKR的时钟频率fr是与时钟信号CK1、CK2的时钟频率f1、f2不同的频率，例如是比f1、f2低的频率。通过使用石英振子作为振荡元件XTAL3，能够生成抖动、相位误差较小的高精度的基准时钟信号CKR，其结果，还能够减少时钟信号CK1、CK2的抖动、相位误差，能够实现时间数字转换的高精度化等。
PLL电路120包含分频电路122、124、以及相位检测器126。分频电路122进行使CK1的时钟频率f1成为1/N1的分频，输出时钟频率成为f1/N1的分频时钟信号DCK1。分频电路124进行使CKR的时钟频率fr成为1/M1的分频，输出时钟频率成为fr/M1的分频时钟信号DCK2。而且，相位检测器126进行DCK1与DCK2之间的相位比较，将增大/减小信号即信号PQ1输出到电荷泵电路128。而且，振荡电路101(VCXO)进行振荡元件XTAL1的振荡动作，生成时钟信号CK1，该振荡元件XTAL1的振荡频率根据来自电荷泵电路128的控制电压VC1而受到控制。PLL电路130包含分频电路132、134、以及相位检测器136。分频电路132进行使CK2的时钟频率f2成为1/N2的分频，输出时钟频率成为f2/N2的分频时钟信号DCK3。分频电路134进行使CKR的时钟频率fr成为1/M2的分频，输出时钟频率成为fr/M2的分频时钟信号DCK4。而且，相位检测器136进行DCK3与DCK4之间的相位比较，将增大/减小信号即信号PQ2输出到电荷泵电路138。而且，振荡电路102(VCXO)进行振荡元件XTAL2的振荡动作，生成时钟信号CK2，该振荡元件XTAL2的振荡频率根据来自电荷泵电路138的控制电压VC2而受到控制。
另外，图2～图4的控制信号生成电路121通过分频电路122、124、相位检测器126、电荷泵电路128实现，控制信号生成电路131通过分频电路132、134、相位检测器136、电荷泵电路138实现。
图14是说明图13的集成电路装置10的动作的信号波形图。另外，在图14中为了简化说明，示出了设定为N1＝4、M1＝3、N2＝5、M2＝4的例子，但实际上，N1、M1、N2、M2被设定为非常大的数。
如图14所示，对CK1进行N1＝4分频而得到的信号为DCK1，对CKR进行M1＝3分频而得到的信号为DCK2，按照每个期间T12进行相位同步。即，由PLL电路120进行CK1与CKR的相位同步，使得T12＝N1/f1＝M1/fr的关系成立。此外，对CK2进行N2＝5分频而得到的信号为DCK3，对CKR进行M2＝4分频而得到的信号为DCK4，按照每个期间T34进行相位同步。即，由PLL电路130进行CK2与CKR的相位同步，使得T34＝N2/f2＝M2/fr的关系成立。这样，CK1与CKR按照每个期间T12进行相位同步，CK2与CKR按照每个期间T34进行相位同步，由此，使得CK1、CK2按照每个期间TAB进行相位同步。这里，TAB＝T12×M2＝T34×M1的关系成立。例如，在M2＝4、M1＝3的情况下，TAB＝T12×4＝T34×3。
图13的分频电路122、124、132、134的分频比N1、M1、N2、M2实际上被设定为非常大的数。例如，在基准时钟信号CKR的时钟频率为fr＝101MHz的情况下，通过将分频比设定为N1＝101、M1＝100，利用PLL电路120生成f1＝102.01MHz的时钟信号CK1。此外，通过将分频比设定为N2＝102、M2＝101，利用PLL电路130生成f2＝102MHz的时钟信号CK2。由此，可以将时间数字转换的分辨率设定为Δt＝|1/f1-1/f2|＝0.96ps(皮秒)，能够实现高分辨率的时间数字转换。
另外，N1和M1为2以上的不同的整数，N2和M2也为2以上的不同的整数。此外，N1、M1中的至少1个和N2、M2中的至少1个为不同的整数。此外，优选的是，N1和N2的最大公约数为1，最小公倍数为N1×N2，M1和M2的最大公约数为1，最小公倍数为M1×M2。此外，在本实施方式中，以使|N1×M2-N2×M1|＝1的关系成立的方式设定N1、M1、N2、M2。以设定为N1＝4、M1＝3、N2＝5、M2＝4的图14为例，|N1×M2-N2×M1|＝|4×4-5×3|＝1。这意味着，16个CK1的长度等于15个CK2的长度。这样，CK1与CK2按照每个期间TAB偏移1个时钟周期(1个时钟期间)，能够实现利用游标卡尺原理的时间数字转换。
在图13、图14中，按照每个短于期间TAB的期间T12进行CK1与CKR的相位同步，按照短于期间TAB的期间T34进行CK2与CKR的相位同步。因此，与仅设置1个PLL电路的后述结构例相比，进行相位比较的频度增多，能够实现时钟信号CK1、CK2的抖动(累积抖动)、相位噪声的减少等。特别是，在将N1、M1、N2、M2设定为较大的数以实现高分辨率的Δt的情况下，在仅设置1个PLL电路的结构例中，期间TAB的长度变得非常长，由于误差的累计会导致抖动、相位误差变大。与此相对，在图13、图14中，由于按照短于期间TAB的期间T12、T34进行相位比较，因此，能够减少累计误差，能够减少抖动、相位误差。
另外，图13的PLL电路120、130为模拟方式的电路结构，但也可以采用数字方式(ADPLL)的电路结构。在该情况下，各PLL电路(120、130)可以通过具有计数器和TDC的相位检测器、数字运算部等实现。计数器生成如下的数字数据，该数字数据相当于基准时钟信号(CKR)的时钟频率(fr)除以时钟信号(CK1、CK2)的时钟频率(f1、f2)而得到的结果的整数部分。TDC生成相当于该除法运算结果的小数部分的数字数据。与上述整数部分和小数部分的加法运算结果对应的数字数据被输出至数字运算部。数字运算部根据设定频率数据(FCW1、FCW2)和来自相位检测器的比较结果的数字数据，检测与设定频率数据之间的相位误差，进行相位误差的平滑化处理，从而生成频率控制数据，输出至振荡电路(101、102)。振荡电路根据频率控制数据来控制振荡频率，生成时钟信号(CK1、CK2)。
6.振荡电路
图15示出振荡电路100的第1结构例。这里，记作振荡电路100来代表振荡电路101、102、103。图15的振荡电路100包含振荡用缓冲电路BAB、可变电容电路CB1、CB2(电容器)、反馈电阻RB。缓冲电路BAB能够由一级或多级(奇数级)的反相器电路构成，在图15中，由三级反相器电路IV1、IV2、IV3构成。该缓冲电路BAB(IV1～IV3)也可以是能够进行振荡的启用/禁用的控制、流过的电流的控制的电路。
在振荡元件XTAL的一端(NB1)、另一端(NB2)分别设有可变电容电路CB1、CB2。此外，在振荡元件XTAL的一端和另一端之间设有反馈电阻RB。根据控制电压VC1、VC2(控制信号)，控制可变电容电路CB1、CB2的电容值。可变电容电路CB1、CB2通过可变电容二极管(varactor)等实现。通过这样控制电容值，能够调整振荡电路100的振荡频率。
图16示出振荡电路100的第2结构例。该振荡电路100具有电流源IBX、双极型晶体管TRX、电阻RX、电容器CX2、CX3、可变电容电路CX1(可变电容式电容器)。例如，由电流源IBX、双极型晶体管TRX、电阻RX、电容器CX3构成振荡用缓冲电路BAX。电流源IBX对双极型晶体管TRX的集电极提供偏置电流。电阻RX设置于双极晶体管TRX的集电极与基极之间。电容可变的可变电容电路CX1的一端经由集成电路装置10的振荡元件用的第1端子(振荡元件用焊盘)与振荡元件XTAL的一端(NX1)连接。电容器CX2的一端经由集成电路装置10的振荡元件用的第2端子(振荡元件用焊盘)与振荡元件XTAL的另一端(NX2)连接。电容器CX3的一端与振荡元件XTAL的一端连接，其另一端与双极型晶体管TRX的集电极连接。
在双极型晶体管TRX中流过由于振荡元件XTAL的振荡而产生的基极/发射极间电流。并且，当基极/发射极间电流增加时，TRX的集电极/发射极间电流增加，集电极电压VCX降低。另一方面，当TRX的基极/发射极间电流减少时，集电极/发射极间电流减少，集电极电压VCX上升。该集电极电压VCX经由电容器CX3反馈至振荡元件XTAL的一端。即，利用电容器CX3去除AC成分，反馈DC成分。这样，由双极型晶体管TRX等构成的振荡用缓冲电路BAX作为将节点NX2的信号的反转信号(相位差为180度的信号)输出至节点NX1的反转电路(反转放大电路)进行动作。根据控制电压VC，控制由可变电容二极管等构成的可变电容电路CX1的电容值。由此，能够进行振荡电路100的振荡频率的调整。
另外，振荡电路100不限于图15、图16的结构，能够实施各种变形。例如，也可以利用数字值调整可变电容电路(CB1、CB2、CX1)的电容值。在该情况下，可变电容电路由多个电容器(电容器阵列)和多个开关元件(开关阵列)构成，所述多个开关元件的各开关元件的通断是根据作为数字值的频率控制数据来控制的。
7.变形例
接着，说明本实施方式的各种变形例。例如，在本实施方式中，主要说明了设置3个振荡元件XTAL1～XTAL3的情况，但本实施方式不限定于此，振荡元件的个数可以是2个，也可以是4个以上。例如，在图17的本实施方式的第1变形例中，设置有2个振荡元件XTAL1、XTAL2和1个PLL电路120。
例如，PLL电路120进行时钟信号CK1与CK2的相位同步。具体而言，在设CK1、CK2的时钟频率为f1、f2的情况下，PLL电路120进行时钟信号CK1、CK2的相位同步，使得N/f1＝M/f2(N、M为2以上的不同的整数)。PLL电路120包含分频电路122、124、以及相位检测器126。分频电路122进行使CK1的时钟频率f1成为1/N的分频，输出时钟频率成为f1/N的分频时钟信号DCK1。分频电路124进行使CK2的时钟频率f2成为1/M的分频，输出时钟频率成为f2/M的分频时钟信号DCK2。例如，集成电路装置10包含振荡电路102，该振荡电路102使振荡元件XTAL2振荡，生成时钟信号CK2，输出至分频电路124。然后，相位检测器126进行分频时钟信号DCK1与分频时钟信号DCK2的相位比较。由此，能够按照每个相位同步时刻使时钟信号CK1、CK2进行相位同步。
在图11、图12中，对自主产生信号STA的自主型时间数字转换进行了说明。在自主型的情况下，集成电路装置10例如从图1的信号端子PSA向外部输出所产生的信号STA。然后，具有脉冲器等的外部驱动电路根据所输出的信号STA，向发光部等发送器件输出开始脉冲(驱动信号)。例如，在由微型计算机等外部处理装置控制驱动电路的情况下，可以将信号STA输出到该处理装置，该处理装置指示驱动电路输出开始脉冲。此外，驱动电路可以内置于发光部等发送器件。而且，从受光部等接收器件向集成电路装置10的信号端子PSP输入作为停止脉冲的信号STP，进行时间数字转换。
在该情况下，在从集成电路装置10的信号STA的输出时刻到驱动电路的开始脉冲的输出时刻之间具有由于信号延迟引起的时间差，该时间差成为时间数字转换值的偏移。为了去除这样的偏移，例如，使驱动电路输出的开始脉冲(或者处理装置的开始指示信号)返回到集成电路装置10侧，将该开始脉冲(开始指示信号)作为信号STA’输入到图1的信号端子PSA即可。这时，可以将信号端子PSA作为输入输出兼用端子，从信号端子PSA输出信号STA，并且将来自驱动电路的信号STA’输入到信号端子PSA。或者，也可以与信号端子PSA单独地设置信号STA的输出用的端子。而且，时间数字转换电路20通过在图11、图12中所说明的方法，求出从自主产生的信号STA的转变时刻到从外部驱动电路(处理装置)输入的信号STA’的转变时刻为止的时间差TDSTA。此外，求出从信号STA的转变时刻到信号STP的转变时刻为止的时间差TDSTP。例如，时间差TDSTA由第1时间数字转换部求出，时间差TDSTP由第2时间数字转换部求出。而且，根据这些时间差的差分值(TDSTP-TDSTA)求出最终的时间数字转换值(DQ)即可。这样，能够去除由于上述信号延迟的时间差引起的偏移，能够实现更加适当的时间数字转换。另外，无需始终求出时间差TDSTA，例如，也可以仅在电源接通时等初始设定时求出。
此外，时间数字转换电路20可以是不自主产生信号STA的无源型电路。在图18、图19中，作为本实施方式的第2、第3变形例，示出无源型的时间数字转换电路20的结构例。
图18的时间数字转换电路20包含调整电路320、DLL电路310(DLL：DelaylockedLoop)、选择器312、相位比较电路330。DLL电路310包含多个延迟元件DE1～DEn。在第1模式中，选择器312选择时钟信号CK1，将CK1作为信号SLQ输入到DLL电路310。而且，调整电路320根据来自延迟元件DE1～DEn的延迟时钟信号DLCK1～DLCKn和时钟信号CK2，调整成各延迟元件中的延迟量为Δt＝|1/f1-1/f2|。DE1～DEn的各延迟元件具有缓冲电路、与缓冲电路的输出节点连接的可变电容式电容器、或者向缓冲电路供给电流的可变电流源。而且，调整电路320通过使用SCT1～SCTn的各控制信号来调整可变电容式电容器的电容值或者可变电流源的电流值，调整成各延迟元件中的延迟量为Δt＝|1/f1-1/f2|。在第2模式中，选择器312选择信号STA，将STA作为信号SLQ输入到DLL电路310。而且，相位比较电路330的相位比较器LT1～LTn对来自DLL电路310的延迟时钟信号DLCK1～DLCKn的相位与信号STP的相位进行比较。而且，在信号STP的转变时刻处于延迟时钟信号DLCKi-1与DLCKi之间的情况下，相位比较器LTi的输出信号LQi为有效。由此，能够确定为信号STA与STP的转变时刻的时间差TDF例如为i×Δt，能够进行分辨率Δt＝|1/f1-1/f2|的时间数字转换。
图19是2D游标型的例子，时间数字转换电路20包含DLL电路340、350、选择器342、352、比较器阵列部360。与图18同样，DLL电路340包含多个延迟元件，来自多个延迟元件的延迟时钟信号DKA1～DKAn输出至比较器阵列部360。DLL电路350也包含多个延迟元件，来自多个延迟元件的延迟时钟信号DKB1～DKBm输出至比较器阵列部360。而且，DLL电路340、350根据多个延迟元件中的至少1个延迟元件的输出，对延迟元件的延迟时间(延迟量)进行反馈控制，将延迟元件的延迟时间锁定为期望的延迟时间。比较器阵列部360具有n列m行的相位比较器LT11～LTnm，根据这些相位比较器LT11～LTnm中的相位比较结果即数字信号DLQ11～DLQnm，求出对应于信号STA与STP的时间差的数字值。
在第1模式中，选择器342、352分别选择时钟信号CK1、CK2，将CK1作为信号SLQ1输入到DLL电路340，将CK2作为信号SLQ2输入到DLL电路350。而且，DLL电路340以使多个延迟元件整体的延迟时间为时钟信号CK1的1个周期的时间TCK1的方式，锁定各延迟元件的延迟时间。DLL电路350以使整体的延迟时间为时钟信号CK2的1个周期的时间TCK2的方式，锁定各延迟元件的延迟时间。时钟信号CK1、CK2的时钟频率设定为f1<f2(TCK1>TCK2)，DLL电路340、350的延迟元件的级数n、m为n＝m＝k，是相同的。因此，DLL电路340的延迟元件的延迟时间DLA＝TCK1/k比DLL电路350的延迟元件的延迟时间DLB＝TCK2/k长。而且，在第2模式中，利用选择器342、352，将信号STA输入到DLL电路340，将信号STP输入到DLL电路350。信号STA的转变时刻比信号STP的转变时刻早，但DLL电路340中的延迟元件的延迟时间DLA比DLL电路350中的延迟时间DLB长。因此，利用公知的方法，根据来自比较器阵列部360的数字信号DLQ11～DLQnm，确定信号STA的转变时刻超过信号STP的转变时刻的时间，由此，求出对应于信号STA与STP的时间差的数字值。
在图18、图19的时间数字转换电路20中，使用时钟信号CK1、CK2进行时间数字转换，该时钟信号CK1、CK2是使用振荡元件XTAL1、XTAL2而生成的。因此，与仅使用半导体元件的延迟时间的现有方法相比，可实现时间数字转换的高性能化。特别是，通过利用PLL电路等同步化电路使时钟信号CK1、CK2进行相位同步，具有可实现时间数字转换的进一步高性能化、处理的简化的优点。
8.电子设备、移动体
图20示出包含本实施方式的集成电路装置10的电子设备500的结构。电子设备500包含集成电路装置10、振荡元件XTAL1～XTAL3、处理部520。还可以包含通信部510、操作部530、显示部540、存储部550、天线ANT。作为电子设备500，例如能够假设对距离、时间、流速或流量等物理量进行计测的计测设备、测量生物体信息的生物体信息测量设备(超声波测量装置、脉搏计等)、车载设备(自动驾驶用的设备等)、基站或路由器等网络关联设备。还可以假设头部佩戴型显示装置、钟表关联设备等可佩戴设备、机器人、打印装置、投影装置、便携信息终端(智能手机等)、发布内容的内容提供设备、或者数字照相机或摄像机等影像设备等。
通信部510(无线电路)进行经由天线ANT从外部接收数据、或向外部发送数据的处理。处理部520(处理电路)进行电子设备500的控制处理、经由通信部510收发的数据的各种数字处理等。处理部520的功能例如可通过微型计算机等处理器实现。操作部530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等实现。显示部540用于显示各种信息，可通过液晶、有机EL等显示器实现。存储部550用于存储数据，其功能可通过RAM、ROM等半导体存储器、HDD(硬盘驱动器)等实现。
图21示出包含本实施方式的集成电路装置10的移动体的例子。本实施方式的集成电路装置10可以组装至例如车辆、飞机、摩托车、自行车、机器人或者船舶等各种移动体。移动体例如是具有发动机、马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)并在地上、天空、海上移动的设备/装置。图21概要地示出作为移动体的具体例的汽车206。汽车206中组装了具有本实施方式的集成电路装置10和振荡器的物理量测量装置(未图示)。控制装置208根据由该物理量测量装置测量出的物理量信息，进行各种控制处理。例如，在测量了汽车206周围的物体的距离信息作为物理量信息的情况下，控制装置208使用测量出的距离信息进行用于自动驾驶的各种控制处理。控制装置208例如根据车体207的姿势，控制悬挂的软硬，或控制各个车轮209的制动。另外，组装有本实施方式的集成电路装置10的设备不限于这样的控制装置208，能够组装到设于汽车206或机器人等移动体中的各种设备。
另外，如上所述，对本实施方式详细进行了说明，但是，本领域技术人员能够容易理解，可以实施不实质上脱离本发明的新事项和效果的多个变形。因此，这种变形例全部包含在本发明的范围内。例如，关于在说明书或附图中至少一次与更广义或同义的不同用语(时钟信号生成电路等)一起记载的用语(PLL电路等)，能够在说明书或附图的任意位置置换为该不同的用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，集成电路装置、物理量测量装置、电子设备、移动体的结构/动作、集成电路装置的布局配置等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (16)

1.一种集成电路装置，其进行基于第1信号和第2信号的信号处理，其特征在于，该集成电路装置包含：
端子区域，其配置有输入所述第2信号的第2信号端子；
模拟前端电路，其进行所述第2信号的波形整形；
时间数字转换电路，其将所述第1信号的转变时刻与所述波形整形后的所述第2信号的转变时刻的时间差转换为数字值；
第1时钟信号生成电路，其具有第1振荡电路，输出由所述第1振荡电路使第1振荡元件振荡而生成的第1时钟信号；以及
第2时钟信号生成电路，其具有第2振荡电路，输出由所述第2振荡电路使第2振荡元件振荡而生成的第2时钟信号，
所述时间数字转换电路根据所述第1时钟信号和所述第2时钟信号，进行时间数字转换，
在设从所述集成电路装置的第1边朝向与所述第1边相对的第2边的方向为第1方向时，所述模拟前端电路配置于所述端子区域的所述第1方向侧，所述时间数字转换电路配置于所述模拟前端电路的所述第1方向侧、以及与所述第1方向交叉的方向侧中的至少一侧。
2.根据权利要求1所述的集成电路装置，其特征在于，
所述第1时钟信号生成电路和所述第2时钟信号生成电路配置于所述时间数字转换电路的所述第1方向侧。
3.根据权利要求1或2所述的集成电路装置，其特征在于，该集成电路装置包含：
第1振荡用端子，其与所述第1振荡电路连接；
第2振荡用端子，其与所述第1振荡电路连接；
第3振荡用端子，其与所述第2振荡电路连接；以及
第4振荡用端子，其与所述第2振荡电路连接，
在与所述集成电路装置的基板正交的方向上俯视时，所述第1振荡用端子配置在与所述第1振荡元件重叠的位置上，第2振荡用端子配置在不与所述第1振荡元件重叠的位置上，
在所述俯视时，所述第3振荡用端子配置在与所述第2振荡元件重叠的位置上，第4振荡用端子配置在不与所述第2振荡元件重叠的位置上。
4.根据权利要求3所述的集成电路装置，其特征在于，
所述第1振荡用端子的面积大于所述第2振荡用端子的面积，所述第3振荡用端子的面积大于所述第4振荡用端子的面积。
5.根据权利要求3所述的集成电路装置，其特征在于，
所述第1时钟信号生成电路是第1PLL电路，该第1PLL电路包含：所述第1振荡电路；以及第1控制信号生成电路，其向所述第1振荡电路输出控制所述第1振荡电路的振荡频率的控制信号，
所述第2时钟信号生成电路是第2PLL电路，该第2PLL电路包含：所述第2振荡电路；以及第2控制信号生成电路，其向所述第2振荡电路输出控制所述第2振荡电路的振荡频率的控制信号，
在所述俯视时，所述第1控制信号生成电路和所述第2控制信号生成电路被配置在所述第1振荡用端子与所述第3振荡用端子之间。
6.根据权利要求1或2所述的集成电路装置，其特征在于，
该集成电路装置包含第3振荡电路，该第3振荡电路通过使第3振荡元件振荡，生成基准时钟信号，
所述第1时钟信号生成电路生成与所述基准时钟信号相位同步的所述第1时钟信号，所述第2时钟信号生成电路生成与所述基准时钟信号相位同步的所述第2时钟信号。
7.根据权利要求6所述的集成电路装置，其特征在于，
所述第3振荡电路配置于所述第1时钟信号生成电路和所述第2时钟信号生成电路的所述第1方向侧。
8.根据权利要求6所述的集成电路装置，其特征在于，该集成电路装置包含：
第5振荡用端子，其与所述第3振荡电路连接；以及
第6振荡用端子，其与所述第3振荡电路连接，
在与所述集成电路装置的基板正交的方向上俯视时，所述第5振荡用端子配置在与所述第3振荡元件重叠的位置上，所述第6振荡用端子配置在不与所述第3振荡元件重叠的位置上。
9.根据权利要求1或2所述的集成电路装置，其特征在于，
在由沿着所述第1方向的基准线划分的所述集成电路装置的第1区域中配置所述第1时钟信号生成电路，在由所述基准线划分的所述集成电路装置的第2区域中配置所述第2时钟信号生成电路。
10.根据权利要求1或2所述的集成电路装置，其特征在于，
在所述端子区域中还配置有所述第1信号用的第1信号端子，
所述模拟前端电路还进行来自所述第1信号端子的所述第1信号的波形整形，
所述时间数字转换电路将波形整形后的所述第1信号的转变时刻与波形整形后的所述第2信号的转变时刻的时间差转换为数字值。
11.一种集成电路装置，其进行基于第1信号和第2信号的信号处理，其特征在于，该集成电路装置包含：
端子区域，其配置有输入所述第2信号的第2信号端子；
模拟前端电路，其进行所述第2信号的波形整形；以及
时间数字转换电路，其将所述第1信号的转变时刻与所述波形整形后的所述第2信号的转变时刻的时间差转换为数字值，
所述模拟前端电路通过对所述第2信号的电压电平与多个阈值电压进行比较，输出第1停止信号～第n停止信号，其中，n为2以上的整数，
所述时间数字转换电路包含第1时间数字转换部～第n时间数字转换部，该第1时间数字转换部～第n时间数字转换部根据基于所述第1信号的第1开始信号～第n开始信号、以及所述第1停止信号～第n停止信号进行时间数字转换，
在设从所述集成电路装置的第1边朝向与所述第1边相对的第2边的方向为第1方向时，所述模拟前端电路配置于所述端子区域的所述第1方向侧，所述时间数字转换电路配置于所述模拟前端电路的所述第1方向侧、以及与所述第1方向交叉的方向侧中的至少一侧。
12.根据权利要求11所述的集成电路装置，其特征在于，
所述第1时间数字转换部～第n时间数字转换部配置于所述模拟前端电路的所述第1方向侧。
13.根据权利要求11所述的集成电路装置，其特征在于，
所述第1时间数字转换部～第n时间数字转换部中的K个时间数字转换部配置于所述模拟前端电路的所述第1方向侧，与所述K个时间数字转换部不同的L个时间数字转换部配置于所述模拟前端电路的与所述第1方向交叉的方向侧，其中，K为1以上的整数，L为1以上的整数。
14.一种物理量测量装置，其特征在于，该物理量测量装置包含权利要求1～13中的任意一项所述的集成电路装置。
15.一种电子设备，其特征在于，该电子设备包含权利要求1～13中的任意一项所述的集成电路装置。
16.一种移动体，其特征在于，该移动体包含权利要求1至13中的任意一项所述的集成电路装置。
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