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CN109275340B - 模块 - Google Patents

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CN109275340B CN201780023059.4A CN201780023059A CN109275340B CN 109275340 B CN109275340 B CN 109275340B CN 201780023059 A CN201780023059 A CN 201780023059A CN 109275340 B CN109275340 B CN 109275340B
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Abstract

本发明提供模块，在使用金属模具形成密封树脂层时，抑制因树脂的流动阻力上升而产生气泡，由此可靠性较高。模块(1a)具备：布线基板(2)、安装在布线基板(2)的上表面(2a)的各部件(3a、3b)、和层叠于上表面(2a)的密封树脂层(4)。密封树脂层(4)在上表面(4a)上，具有距布线基板(2)的上表面(2a)的距离较远的高处区域(41)、距上表面(2a)的距离较近的低处区域(42)、和台阶区域(43)。另外，在布线基板(2)的与低处区域(42)和台阶区域(43)对应的部分形成有薄壁部(21a)，其被形成得薄于其他部分，在俯视时，与低处区域(42)至少局部重叠。

Description

模块
技术领域
本发明涉及模块，具备对安装于布线基板的部件进行密封的树脂层。
背景技术
以往，公知有在布线基板上使用焊料安装部件而成的模块。这种模块处于保护安装于布线基板的部件等目的，设置有密封树脂。这种模块被组装于电子设备，但伴随着近年来的电子设备的小型化、轻薄化，要求模块的小型化。因此，存在使密封树脂层的未安装部件的部分的厚度薄于安装有部件的部分的厚度等，而在密封树脂层设置台阶的情况。
例如，如图5所示，专利文献1所记载的半导体模块100具备：裸片焊盘部101、搭载于裸片焊盘部101的半导体元件102、在裸片焊盘部101的四周排列的多个引线部103、对半导体元件102的电极与多个引线部103进行了连接的金属细线104、和对金属细线104的连接区域进行了密封的密封树脂105。密封树脂105被形成得周缘部的至少局部的厚度薄于搭载有半导体元件102的中央部的厚度。这样一来，当在电子设备组装模块时，能够在减薄了密封树脂层的厚度而产生的空余空间配置其他的部件、布线，因此能够应对电子设备的小型化。
专利文献1：日本特开2005－209699号公报(参照0028～0029段、图1等)
然而，在形成以往的半导体模块100的密封树脂105的情况下，例如，能够使用向金属模具注入树脂并使树脂固化的被称为转送模制方式的树脂密封方法。另外，近年来还使用被称为模制底部填充(MUF)的技术，不仅安装于基板的部件的表面通过转送模制来进行，连基板与部件之间的底部填充也通过转送模制来进行。根据MUF，存在能够减少工艺成本的优点。
然而，在半导体模块100的密封树脂105那样的形状的情况下，在将密封树脂105形成得较薄的部分中，转送模制所使用的金属模具与布线基板的间隙变小。因此，在密封树脂层的厚度变薄的部分中，注入树脂时的树脂的流动阻力增大，树脂的流速减慢。于是，在密封树脂层的厚度变薄的部分容易产生气泡，因此存在半导体模块100的可靠性降低的问题。
发明内容
本发明是鉴于上述的课题而完成的，目的在于在对部件进行密封的密封树脂层形成有台阶的模块中，减少气泡的产生，实现可靠性的提高。
为了实现上述的目的，本发明的模块的特征在于，具备：布线基板、安装于上述布线基板的主面的部件、和层叠于上述布线基板的上述主面并对上述部件进行包覆的密封树脂层，在上述密封树脂层的与上述布线基板的靠上述主面侧的表面对置的对置面上，设置有上述对置面与上述主面间的距离较远的高处区域、上述对置面与上述主面间的距离较近的低处区域、和在上述高处区域与上述低处区域之间的台阶区域，在上述布线基板中具有厚度薄于其他部分的薄壁部，在从与上述主面垂直的方向观察时，上述密封树脂层的包含上述低处区域的上述台阶区域与上述薄壁部至少局部重叠。
根据该结构，将布线基板的与密封树脂层的低处区域对应的部分设为薄壁部，由此例如在如转送模制方式那样，使用金属模具形成密封树脂层时，在密封树脂层的低处区域处树脂流动用的间隙增大。因此，能够降低树脂在金属模具流动时的流动阻力，能够提高树脂的流速。其结果，能够抑制在密封树脂层的低处区域、部件与布线基板之间等产生气泡这种情况，因此能够提供可靠性较高的模块。
另外，也可以是，上述台阶区域的投影在上述布线基板的上述主面上的投影面积与上述低处区域的面积之和大于等于上述薄壁部的面积。在该情况下，能够抑制形成密封树脂层时的气泡产生，并且确保部件在布线基板上的安装面积。
另外，也可以是，上述台阶区域的投影在上述布线基板的上述主面上的投影面积与上述低处区域的面积之和小于上述薄壁部的面积。在该情况下，能够扩大树脂流动用的间隙，因此更加有效地抑制气泡产生。
另外，也可以是，在上述薄壁部安装有部件。在该情况下，能够抑制气泡产生，并且提高部件安装的安装密度。
另外，也可以是，上述低处区域和上述薄壁部沿着上述布线基板的周缘形成，上述低处区域的沿着上述周缘的长度与上述薄壁部的沿着上述周缘的长度大致相等。在该情况下，能够尽量减少使树脂流动用的间隙变小的部分，因此能够降低树脂的流动阻力，抑制气泡产生。
另外，也可以是，上述低处区域和上述薄壁部沿着上述布线基板的周缘形成，上述低处区域的沿着上述周缘的长度大于上述薄壁部的沿着上述周缘的长度。在该情况下，能够尽可能扩大部件安装面积，并且降低树脂的流动阻力，因此能够抑制气泡产生。
根据本发明，对于在密封树脂层存在被形成得较薄的部分的模块而言，在布线基板的与密封树脂层的被形成得较薄的部分对应的部分设置薄壁部，由此能够扩大树脂流动用的间隙，因此能够抑制气泡产生，提供可靠性较高的模块。
附图说明
图1是本发明的第1实施方式的模块的剖视图。
图2是图1的模块的俯视图。
图3是图1的模块的变形例。
图4是本发明的第2实施方式的模块的剖视图。
图5是现有的模块的剖视图。
具体实施方式
＜第1实施方式＞
参照图1、图2对本发明的第1实施方式的模块1a进行说明。此外，图1是模块1a的剖视图，图2是图1的模块1a的布线基板2的俯视图。
如图1所示，本发明的第1实施方式的模块1a具备：布线基板2、安装于布线基板2的上表面2a(相当于本发明的“布线基板的主面”)的多个部件3a、3b、和层叠于布线基板2的上表面2a的密封树脂层4，模块1a例如搭载于电子设备的主基板等。
密封树脂层4层叠于布线基板2，以包覆布线基板2的上表面2a与各部件3a、3b。另外，密封树脂层4在上表面4a具有距布线基板2的上表面2a的距离较远的高处区域41、距上表面2a的距离较近的低处区域42、和台阶区域43，从而在该上表面4a形成台阶。密封树脂层4能够由作为装有二氧化硅填料的环氧树脂等密封树脂而通常被采用的树脂形成。另外，为了实现高热传导，也能够使用氧化铝填料。如图2所示，在从与布线基板2的上表面2a垂直的方向观察时(以下，也存在称为俯视的情况)，密封树脂层的上表面4a的台阶形成于布线基板2的周缘部，并且沿着矩形状的布线基板2的各边形成。
布线基板2例如是印刷布线基板(PCB)，在布线基板2的上表面2a形成有各部件3a、3b的安装用的电极(省略图示)、表面层导体(省略图示)，并且在下表面2b形成有外部连接用的外部电极5。另外，在俯视时，布线基板2中，周缘部具有形成得薄于其他部分的薄壁部21a。此时，薄壁部21a沿着布线基板2的上表面2a的各边形成。
另外，薄壁部21a形成为，在俯视时，与密封树脂层4的低处区域42至少局部重叠。具体而言，如图2的(a)所示，作为密封树脂层4的高处区域41与台阶区域43间的分界线的高处侧分界线CL1、作为密封树脂层的低处区域42与台阶区域43间的分界线的低处侧分界线CL2、作为布线基板2的薄壁部21a与其他部分间的分界线的基板侧分界线CL3均为在俯视时呈矩形。低处侧分界线CL2的矩形配置为，以大于高处侧分界线CL1的矩形的面积形成，在俯视时高处侧分界线CL1配置为在低处侧分界线CL2的内侧。而且，基板侧分界线CL3的矩形配置在高处侧分界线CL1的矩形与低处侧分界线CL2的矩形之间。
另外，分界线CL1、CL2、CL3分别沿着布线基板2的上表面2a的周缘(4边的全部)形成，由此低处侧分界线CL2的长度(相当于本发明的“低处区域的沿着上述周缘的长度”)与基板侧分界线CL3的长度(相当于本发明的“薄壁部的沿着上述周缘的长度”)大致相等。
根据这样的分界线CL1、CL2、CL3的配置，俯视时的台阶区域43的投影在布线基板2的上表面2a上的投影面积与低处区域42的面积之和大于薄壁部21a的面积。换言之，高处侧分界线CL1配置于基板侧分界线CL3的内侧，低处侧分界线CL2配置于基板侧分界线CL3的外侧，由此在俯视时，密封树脂层4的低处区域42和台阶区域43(相当于本发明的“包含低处区域的台阶区域”)与布线基板2的薄壁部21a局部重叠。
此外，密封树脂层4的台阶的形成位置不局限于此，例如，如图2的(b)所示，密封树脂层4的台阶的形成位置根据部件的配置结构适当地变更，如能够仅形成于布线基板2的4个边中的对置的一组边侧，使中央部凹陷等。
外部电极5由Cu、Ag、Al等作为布线电极而通常采用的金属形成。另外，也可以向外部电极5上镀Ni/镀Au。
各部件3a、3b由Si、GaAs等半导体所形成的半导体元件、贴片电感器、贴片电容器、贴片电阻等贴片部件构成。
(模块的制造方法)
接下来，对模块1a的制造方法进行说明。首先，准备在与密封树脂层4的被形成得较薄的部分(低处区域42和台阶区域43)对应的部分具有基板的厚度薄于其他部分(高处区域41)的薄壁部21a的布线基板2。在布线基板2上形成有部件安装用的电极、外部电极5等。在例如布线基板2为印刷布线基板的情况下，薄壁部21a的形成方法包括，除去形成薄壁部21a的部分的阻焊剂、铜箔，或者挖除预浸材料等的方法。在本实施方式中，阻焊剂、铜箔、预浸材料的通常厚度为15μm～20μm，但能够根据需要将与薄壁部21a对应的部分除去1～5层，由此使薄壁部21a形成得比其他部分薄10μm～200μm左右。
接下来，使用钎焊安装等公知的表面安装技术将各部件3a、3b安装于布线基板2的上表面2a。也可以根据需要，在回流焊之后，进行基板清洗。
接下来，在布线基板2的上表面2a层叠密封树脂层4，以包覆各部件3a、3b。密封树脂层4能够通过转送模制方式进行形成。例如，在完成将多个模块1a排列成矩阵状的模块集合体，最后进行单片化的制造方法中，在通过转送模制方式形成密封树脂层4时，假定为在图2的(b)的自左至右的方向上注入树脂。在该情况下，在树脂的注入方向上邻接的模块1a彼此之间，树脂的流动阻力增大。因此，仅在布线基板2的与密封树脂层4的低处区域42对应的部分中的、树脂的流动阻力特别大的位置形成薄壁部21a。
即，如图2的(b)所示，仅在布线基板2的左右对置的2个边形成薄壁部21a。在该情况下，在俯视时，密封树脂层4的低处区域42的沿着布线基板2的周缘的长度大于薄壁部21a的沿着布线基板2的周缘的长度。通过以上述方式设置薄壁部21a，由此能够增大树脂的流动阻力特别大的位置处的金属模具与布线基板2的间隙，因此能够有效地抑制气泡产生。另外，在没有形成薄壁部21a的部位安装部件，能够提高安装密度。此外，也可以根据需要，在形成密封树脂层4之前，进行布线基板2的等离子体清洗。
另外，转送模制所使用的金属模具与布线基板2的对位能够通过将金属模具的导销插入布线基板2的对位孔(省略图示)来进行。通过对位，能够使金属模具的与密封树脂层4的低处区域42、台阶区域43对应的部分和基板的薄壁部21a对置。此外，金属模具的表面粗糙度能够根据制品的要求进行变更。为了不使密封树脂层4的表面的刮伤等醒目，而将算术平均偏差设为2μm～40μm左右。
另外，也可以根据需要，在布线基板2的外部电极5形成焊料凸块。焊料凸块的高度形成为30μm～120μm左右。这些可通过在印刷焊料之后进行回流焊来形成。
之后，使用切割、激光加工等，进行单片化，完成模块1a。通过溅射、旋涂等方法在进行了单片化的模块1a上形成防护膜。另外，防护膜也可以与基板的接地层连接。此外，在通过溅射等形成防护膜的情况下，也能够形成多层防护膜。在该情况下，防护膜例如能够凭借由SUS等形成的紧贴层、由Cu等形成的导电层、由SUS等形成的耐腐蚀层的3层构造形成。
因此，根据上述的实施方式，在布线基板2上设置薄壁部21a，由此在通过转送模制方式形成密封树脂层4时，能够扩大供树脂流动用的间隙，因此树脂的流动阻力变小，树脂的流速提高，由此能够抑制气泡产生，能够提供可靠性较高的模块1a。
另外，在该实施方式中，俯视时的台阶区域43的投影在布线基板2的上表面2a上的投影面积与低处区域42的面积之和大于薄壁部21a的面积，因此在布线基板2中，除了上述的效果之外，还能够确保部件安装面积，提高部件安装的自由度。
另外，如图2的(a)所示，在低处区域42的沿着布线基板2的周缘的长度与薄壁部21a的沿着布线基板2的周缘的长度大致相等的情况下，能够尽量减少使树脂流动用的间隙变小的部分，因此能够更加有效地抑制气泡产生。
(部件配置的变形例)
也可以是，如图3所示，台阶区域43的投影在布线基板2的上表面2a上的投影面积与低处区域42的面积之和小于薄壁部21a的面积。换句话说，高处侧分界线CL1和低处侧分界线CL2配置于比基板侧分界线CL3靠外侧的位置。另外，也可以将各部件3a或者3b安装于薄壁部21a。在该情况下，能够起到上述的实施方式的效果，而不减少进行安装的部件的件数。
＜第2实施方式＞
参照图4对本发明的第2实施方式的模块1b进行说明。此外，图4是模块1b的剖视图。
该实施方式的模块1b与参照图1、图2说明的第1实施方式不同之处在于，如图4所示，布线基板2为低温共烧陶瓷(LTCC)基板。其他结构与第1实施方式的模块1a相同，因此标注相同附图标记，省略说明。
如图4所示，在该实施方式中，布线基板2由低温共烧陶瓷形成。与第1实施方式的情况相同，在布线基板2的上表面2a形成有各部件3a、3b的安装用的安装电极(省略图示)、表面层导体(省略图示)，并且在下表面2b形成有外部连接用的外部电极5。另外，在该实施方式中，布线基板2具有多层构造，内部形成有布线电极(省略图示)、接地电极(省略图示)、导通导体(省略图示)。此外，布线基板2也可以由高温共烧陶瓷基板(HTCC)形成。
(模块的制造方法)
接下来，对模块1b的制造方法进行说明。首先，制作LTCC生料片。对于生料片的制作而言，将陶瓷粉末、粘合剂、增塑剂按任意的量进行混合制作浆液，将浆液涂覆于载体膜，成型为片材。浆液涂覆能够使用唇口涂布机、刮板等。
接下来，在制作出的LTCC生料片上形成上下导通用的导通孔(省略图示)。导通孔的形成能够使用机械冲切、CO2激光、UV激光等。导通孔的直径也可以为20μm～200μm左右的任意的大小。向已形成的导通孔填充由导电性粉末、增塑剂、粘合剂构成的导电性糊。此外，也可以向导电性糊添加收缩率调整用的通用材料(陶瓷粉末)。
接下来，在形成了通路导体的LTCC生料片上印刷电路图案。电路图案的印刷使用由导电性粉末、增塑剂、粘合剂构成的电路形成用导电性糊。也可以向接地电极用的导电性糊添加收缩调整用的通用材料(陶瓷、玻璃)。电路图案的印刷能够使用丝网印刷、喷墨、凹版印刷等技术。
接下来，在与密封树脂层4的被形成得较薄的部分对应的部分形成基板的厚度薄于其他部分的薄壁部21a，因此使用激光、机械冲切、扁刀(日文：ピラクル刃)挖除相当于薄壁部21a的部分处的LTCC生料片。
之后，将电路图案印刷完毕的生料片按照制品的厚度以任意的层叠张数进行层叠，形成陶瓷块体。LTCC生料片的通常的厚度为10μm～20μm左右，因此通过挖除1～5层，能够形成比其他部分薄10μm～150μm左右的薄壁部21a。
接下来，将陶瓷块体放入金属模具，以任意的压力与温度进行压接。对进行了压接的陶瓷块体进行烧制，完成布线基板2。烧制炉能够使用间歇式炉、带式炉。另外，在使用Cu系糊的情况下，在还原性气氛下进行烧制。也可以根据需要，在烧制后进行镀Ni/镀Sn，化学镀Au等镀敷。
使用焊料安装等公知的表面安装技术在已完成的布线基板2上安装各部件3a、3b。另外，在布线基板2的下表面2b形成外部电极5。
接下来，在布线基板2的上表面2a层叠密封树脂层4，以包覆各部件3a、3b。密封树脂层4通过转送模制方式形成。也可以根据需要，在形成密封树脂层4之前，进行布线基板2的等离子体清洗。另外，转送模制所使用的金属模具与布线基板2间的对位，能够通过将金属模具的导销插入布线基板2的对位孔(省略图示)来进行。通过对位，能够使金属模具的与密封树脂层4的低处区域42、台阶区域43对应的部分和基板的薄壁部21a对置。此外，金属模具的表面粗糙度能够根据制品的要求进行变更。为了不使密封树脂层4的表面的刮伤等醒目，也可以将算术平均偏差设为2μm～40μm左右。
接下来，也可以根据需要，在布线基板2的外部电极5形成焊料凸块。焊料凸块的高度形成为30μm～120μm左右。在印刷焊料后，进行回流焊，由此形成焊料凸块。
之后，使用切割、激光加工等进行单片化，完成模块1b。也可以通过溅射等方法在进行了单片化的模块1b上形成防护膜。另外，防护膜也可以与基板的接地层连接。此外，防护膜也能够形成多层。通常，以紧贴层、导电层、耐腐蚀层的3层构造形成。
因此，根据上述的实施方式，能够获得与第1实施方式的情况相同的效果。
此外，本发明不限定于上述的实施方式，只要不脱离其主旨，除了上述情况以外，能够进行各种变更。例如，也可以组合上述的各实施方式、变形例的结构。
例如，上述的实施方式的密封树脂层4a的低处区域42形成于作为矩形状的模块1a的周缘部的全部的边，但低处区域42、台阶区域43也可以形成于模块1a的周缘部的局部、周缘部以外。另外，在上述的实施方式中，台阶区域43成为倾斜面，但台阶区域43也可以是不是倾斜面的竖直面。另外，在上述的实施方式中，在布线基板2上安装有多个部件3a、3b，但安装于布线基板2的部件只要为一个以上即可。另外，也可以形成台阶区域43、低处区域42、薄壁部21a，以台阶区域43的投影在布线基板2的上表面2a上的投影面积与低处区域42的面积之和与薄壁部21a的面积相等。
工业上的利用可能性
本发明能够应用于具备包覆安装于布线基板的部件的密封树脂的各种模块。
附图标记的说明
1a、1b…模块；2…布线基板；21a…薄壁部；3a、3b…部件；4…密封树脂层；41…高处区域；42…低处区域；43…台阶区域。

Claims (6)

1.一种模块，其特征在于，具备：
布线基板、
安装于所述布线基板的主面的部件、和
层叠于所述布线基板的所述主面并对所述部件进行包覆的密封树脂层，
在所述密封树脂层的与所述布线基板的靠所述主面侧的表面对置的对置面上，设置有所述对置面与所述主面间的距离较远的高处区域、所述对置面与所述主面间的距离较近的低处区域、和所述高处区域与所述低处区域之间的台阶区域，
在所述布线基板中具有厚度薄于其他部分的薄壁部，
所述薄壁部是在所述布线基板中对置的一对的两个边上从与这两个边不同的另一对的两个边中的一个边到另一个边地形成的薄壁部，
在从与所述主面垂直的方向观察时，所述密封树脂层中，所述低处区域中靠近所述一对的两个边的部分与所述薄壁部重叠，所述台阶区域中靠近所述一对的两个边的部分与所述薄壁部至少局部重叠。
2.根据权利要求1所述的模块，其特征在于，
所述台阶区域的投影在所述布线基板的所述主面上的投影面积与所述低处区域的面积之和大于等于所述薄壁部的面积。
3.根据权利要求1所述的模块，其特征在于，
所述台阶区域的投影在所述布线基板的所述主面上的投影面积与所述低处区域的面积之和小于所述薄壁部的面积。
4.根据权利要求1~3中任一项所述的模块，其特征在于，
在所述薄壁部安装有部件。
5.根据权利要求1~3中任一项所述的模块，其特征在于，
所述低处区域和所述薄壁部沿着所述布线基板的周缘形成，
所述低处区域的沿着所述周缘的长度大于所述薄壁部的沿着所述周缘的长度。
6.根据权利要求4所述的模块，其特征在于，
所述低处区域和所述薄壁部沿着所述布线基板的周缘形成，
所述低处区域的沿着所述周缘的长度大于所述薄壁部的沿着所述周缘的长度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
KR100266071B1 (ko) * 1997-07-03 2000-09-15 윤종용 칩 온 보드 패키지용 인쇄회로기판 및 그를 이용한 칩 온 보드 패키지
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
JP2002100707A (ja) * 2000-09-22 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
JP2004335710A (ja) * 2003-05-07 2004-11-25 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005142452A (ja) * 2003-11-10 2005-06-02 Renesas Technology Corp 半導体装置及びその製造方法
JP2005209699A (ja) 2004-01-20 2005-08-04 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2006269486A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置の製造方法
JP2008053612A (ja) * 2006-08-28 2008-03-06 Powertech Technology Inc 半導体パッケージ
JP4376884B2 (ja) * 2006-09-20 2009-12-02 シャープ株式会社 半導体装置及び、半導体装置の製造方法
JP2009099816A (ja) * 2007-10-18 2009-05-07 Panasonic Corp 半導体装置とその製造方法および半導体装置の実装方法
KR20160000953A (ko) * 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법

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