CN109166527B - 显示面板、显示装置及驱动方法 - Google Patents

Abstract

一种显示面板、显示装置及驱动方法。该显示面板包括呈阵列排布的多个子像素单元以及栅极驱动电路，所述阵列包括N行和M列。多个子像素单元中的每一个子像素单元包括发光单元、用于驱动发光单元进行发光的像素驱动电路以及用于对像素驱动电路进行感测的感测电路；栅极驱动电路包括N+1个依次排列的输出端，且被配置为输出使阵列的N行子像素单元逐行开启的栅极扫描信号；第n行子像素单元的像素驱动电路和栅极驱动电路的第n个输出端连接以接收栅极扫描信号并作为扫描驱动信号，第n行子像素单元的感测电路和栅极驱动电路的第n+1个输出端连接以接收栅极扫描信号并作为感测驱动信号。采用该显示面板的显示装置可以减小边框尺寸。

Description

显示面板、显示装置及驱动方法

技术领域

本公开的实施例涉及一种显示面板、显示装置及驱动方法。

背景技术

在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。

发明内容

本公开至少一实施例提供一种显示面板，包括呈阵列排布的多个子像素单元以及栅极驱动电路，所述阵列包括N行和M列。所述多个子像素单元中的每一个子像素单元包括发光单元、用于驱动所述发光单元进行发光的像素驱动电路以及用于对所述像素驱动电路进行感测的感测电路；所述栅极驱动电路包括N+1个依次排列的输出端，且被配置为输出使所述阵列的N行子像素单元逐行开启的栅极扫描信号；第n行子像素单元的所述像素驱动电路和所述栅极驱动电路的第n个输出端连接以接收所述栅极扫描信号并作为扫描驱动信号，第n行子像素单元的所述感测电路和所述栅极驱动电路的第n+1个输出端连接以接收所述栅极扫描信号并作为感测驱动信号；其中，1≤n≤N，N和M为大于等于2的整数。

例如，在本公开一实施例提供的显示面板中，所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路。所述驱动电路和所述数据写入电路、所述电荷存储电路、所述发光单元以及所述感测电路连接，被配置为控制用于驱动所述发光单元发光的驱动电流；所述数据写入电路还和所述电荷存储电路连接，被配置为接收所述扫描驱动信号，并且响应于所述扫描驱动信号将数据信号写入所述驱动电路；所述感测电路还和所述电荷存储电路以及所述发光单元连接，被配置为接收所述感测驱动信号，并且响应于所述感测驱动信号将参考电压信号写入所述驱动电路或者从所述驱动电路读出感测电压信号；以及所述电荷存储电路还和所述发光单元连接，被配置为存储写入的所述数据信号和所述参考电压信号。

例如，本公开一实施例提供的显示面板还包括M条数据线和M条感测线。第m列子像素单元中的所述数据写入电路和第m条数据线连接以接收所述数据信号；第m列子像素单元中的所述感测电路和第m条感测线连接以接收所述参考电压信号或者输出所述感测电压信号；其中，1≤m≤M。

例如，本公开一实施例提供的显示面板还包括依次排列的N+1条栅线。所述N+1条栅线分别和所述栅极驱动电路的N+1个输出端一一连接；所述第n行子像素单元的所述数据写入电路通过第n条栅线和所述栅极驱动电路的第n个输出端连接；所述第n行子像素单元的所述感测电路通过第n+1条栅线和所述栅极驱动电路的第n+1个输出端连接。

例如，在本公开一实施例提供的显示面板中，所述数据写入电路包括扫描晶体管，所述驱动电路包括驱动晶体管，所述感测电路包括感测晶体管，所述电荷存储电路包括存储电容。所述扫描晶体管的栅极被配置为接收所述扫描驱动信号，所述扫描晶体管的第一极被配置为接收所述数据信号，所述扫描晶体管的第二极和所述驱动晶体管的栅极连接；所述驱动晶体管的第一极被配置为接收用于产生所述驱动电流的第一驱动电压，所述驱动晶体管的第二极和所述感测晶体管的第一极连接；所述感测晶体管的栅极被配置为接收所述感测驱动信号，所述感测晶体管的第二极被配置为接收所述参考电压信号或者输出所述感测电压信号；以及所述存储电容的第一极和所述驱动晶体管的栅极连接，所述存储电容的第二极和所述驱动晶体管的第二极连接。

例如，在本公开一实施例提供的显示面板中，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括第一子单元、第二子单元以及消隐输入子单元。所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；以及所述消隐输入子单元和所述第一节点以及所述第二节点连接，且被配置为接收选择控制信号并对所述第一节点和所述第二节点的电平进行控制。

例如，在本公开一实施例提供的显示面板中，所述消隐输入子单元包括选择控制电路、第三输入电路、第一传输电路和第二传输电路。所述选择控制电路被配置为响应于所述选择控制信号利用第二输入信号对所述第三节点的电平进行控制，并保持所述第三节点的电平；所述第三输入电路被配置为在所述第三节点的电平的控制下控制第四节点的电平；所述第一传输电路和所述第一节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；以及所述第二传输电路和所述第二节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。

例如，在本公开一实施例提供的显示面板中，所述第一子单元还包括第一控制电路、第一复位电路、第二复位电路、移位信号输出端以及第一输出信号端；所述第二子单元还包括第二控制电路、第三复位电路、第四复位电路以及第二输出信号端。

所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号，所述第二输出信号端被配置为输出所述第二输出信号；所述第一控制电路被配置为在所述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；所述第一复位电路被配置为在所述第五节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；所述第二复位电路被配置为在第六节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；所述第二控制电路被配置为在所述第二节点的电平和第三电压的控制下，对所述第六节点的电平进行控制；所述第三复位电路被配置为在所述第六节点的电平的控制下，对所述第二节点、所述第二输出信号端进行复位；以及所述第四复位电路被配置为在所述第五节点的电平的控制下，对所述第二节点和所述第二输出信号端进行复位。

例如，在本公开一实施例提供的显示面板中，所述消隐输入子单元还包括公共复位电路。所述公共复位电路和所述第四节点、所述第五节点以及所述第六节点电连接，且被配置为在所述第五节点或所述第六节点的电平的控制下对所述第四节点进行复位。

例如，在本公开一实施例提供的显示面板中，所述第一子单元还包括第三控制电路和第四控制电路，所述第三控制电路被配置为响应于第一时钟信号对所述第五节点的电平进行控制，所述第四控制电路被配置为响应于所述第一输入信号对所述第五节点的电平进行控制；以及所述第二子单元还包括第五控制电路和第六控制电路，所述第五控制电路被配置为响应于所述第一时钟信号对所述第六节点的电平进行控制，所述第六控制电路被配置为响应于所述第一输入信号对所述第六节点的电平进行控制。

例如，在本公开一实施例提供的显示面板中，所述第一子单元还包括第五复位电路和第六复位电路，所述第五复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第六复位电路被配置为响应于全局复位信号对所述第一节点进行复位；以及所述第二子单元还包括第七复位电路和第八复位电路，所述第七复位电路被配置为响应于所述显示复位信号对所述第二节点进行复位，所述第八复位电路被配置为响应于所述全局复位信号对所述第二节点进行复位。

例如，在本公开一实施例提供的显示面板中，所述移位寄存器单元还包括公共防漏电电路、第一防漏电电路和第二防漏电电路。所述公共防漏电电路和所述第一节点以及第七节点电连接，且被配置为在所述第一节点的电平的控制下控制所述第七节点的电平；所述第一防漏电电路和所述第七节点、所述第一复位电路、所述第二复位电路、所述第五复位电路以及所述第六复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第一节点发生漏电；以及所述第二防漏电电路和所述第七节点、所述第三复位电路、所述第四复位电路、所述第七复位电路以及所述第八复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第二节点发生漏电。

本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一显示面板。

本公开至少一实施例还提供一种如本公开的实施例提供的任一显示面板的驱动方法，包括用于一帧的显示时段和消隐时段。在所述显示时段，在每一个子像素单元中，使得所述像素驱动电路驱动所述发光单元进行发光；在所述消隐时段，从所述N行子像素单元中随机选择第i行子像素单元，使得所述第i行子像素单元中的所述感测电路进行感测；1≤i≤N。

例如，在本公开一实施例提供的驱动方法中，所述显示时段包括数据写入阶段、保持阶段以及发光阶段。在所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路的情形下，在所述数据写入阶段，使得所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入数据信号和参考电压信号；在所述保持阶段，使得所述数据写入电路截止，使得所述感测电路导通，使得所述电荷存储电路保持所述数据信号和所述参考电压信号；以及在所述发光阶段，使得所述数据写入电路以及感测电路截止，使得所述驱动电路导通，所述驱动电路根据所述数据信号驱动所述发光单元进行发光。

例如，在本公开一实施例提供的驱动方法中，所述消隐时段包括复位阶段、重置阶段、充电阶段以及感测阶段。在所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路的情形下，当对所述第i行子像素单元进行感测时，在所述复位阶段，使得第i-1行子像素单元中的所述驱动电路截止；在所述重置阶段，使得所述第i行子像素单元中的所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入数据信号和参考电压信号，以导通所述第i行子像素单元中的所述驱动电路；在所述充电阶段，使得所述第i行子像素单元中的所述数据写入电路截止，使得所述第i行子像素单元中的所述感测电路导通，通过所述驱动电路对所述感测电路进行充电；以及在所述感测阶段，使得所述第i行子像素单元中的所述数据写入电路截止，使得所述第i行子像素单元中的所述感测电路导通，通过所述感测电路输出感测电压信号。

例如，在本公开一实施例提供的驱动方法中，在所述复位阶段，使得所述第i-1行子像素单元中的所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入校正电压，以使得所述第i-1行子像素单元中的所述驱动电路截止。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例提供的一种显示面板的示意图；

图2为本公开一实施例提供的另一种显示面板的示意图；

图3为本公开一实施例提供的一种显示面板的电路图；

图4为图3中所示的显示面板在一帧的显示时段中工作时的信号时序图；

图5为图3中所示的显示面板在一帧的消隐时段中工作时的信号时序图；

图6为本公开一实施例提供的一种移位寄存器单元的示意图；

图7为本公开一实施例提供的一种消隐输入子单元的示意图；

图8为本公开一实施例提供的一种消隐输入子单元的电路图；

图9A至图9F为本公开的实施例提供的六种消隐输入子单元的电路图；

图10本公开一实施例提供的一种具有防漏电结构的消隐输入子单元的电路图；

图11为本公开一实施例提供的另一种移位寄存器单元的示意图；

图12A和图12B为本公开一实施例提供的一种移位寄存器单元的电路图；

图13A至图13C为本公开的实施例提供的三种第一输入电路的电路图；

图14A至图14C为本公开一实施例提供的另一种移位寄存器单元的电路图；

图15为本公开一实施例提供的一种栅极驱动电路的示意图；

图16为本公开一实施例提供的一种对应于图15所示的栅极驱动电路工作时的信号时序图；以及

图17为本公开一实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。

在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对该显示面板的逐行顺序补偿。

但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。

如上所述，在栅极驱动电路驱动一个显示面板中的多行子像素单元时，如果要实现外部补偿，则需要该栅极驱动电路不仅可以输出用于显示时段的扫描驱动信号，同时还需要输出用于消隐时段的感测驱动信号。例如，对于一个包括N行子像素单元的显示面板，栅极驱动电路需要设置2N个输出端，在这种情形下，栅极驱动电路所占用的面积可能会比较大，从而采用该栅极驱动电路的显示装置的边框的尺寸较大，难以提高该显示装置的PPI(Pixels Per Inch，每英寸像素数量)。

针对上述问题，本公开的至少一实施例提供一种显示面板，该显示面板包括呈阵列排布的多个子像素单元以及栅极驱动电路，阵列包括N行和M列。多个子像素单元中的每一个子像素单元包括发光单元、用于驱动发光单元进行发光的像素驱动电路以及用于对像素驱动电路进行感测的感测电路；栅极驱动电路包括N+1个依次排列的输出端，且被配置为输出使阵列的N行子像素单元逐行开启的栅极扫描信号；第n行子像素单元的像素驱动电路和栅极驱动电路的第n个输出端连接以接收栅极扫描信号并作为扫描驱动信号，第n行子像素单元的感测电路和栅极驱动电路的第n+1个输出端连接以接收栅极扫描信号并作为感测驱动信号；1≤n≤N，N和M为大于等于2的整数。

本公开的实施例还提供对应于上述显示面板的显示装置及驱动方法。

本公开的实施例提供的显示面板、显示装置及驱动方法，使得相邻行的子像素单元共用栅极驱动电路输出的栅极扫描信号，从而可以减少栅极驱动电路的输出端数量，进而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的PPI。同时，显示面板以及相应的显示装置还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。

另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板中的多行子像素单元从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

下面结合附图对本公开的实施例及其示例进行详细说明。

本公开的至少一个实施例提供一种显示面板10，如图1所示，该显示面板10包括呈阵列排布的多个子像素单元40以及栅极驱动电路20，阵列包括N行和M列，N和M为大于等于2的整数。需要说明的是，图1仅示例性的示出了4行1列子像素单元，本公开的实施例包括但不限于此，本公开的实施例提供的显示面板10还可以包括更多行和更多列的子像素单元40。

如图1所示，多个子像素单元中的每一个子像素单元40包括发光单元430、用于驱动发光单元430进行发光的像素驱动电路410以及用于对像素驱动电路410进行感测的感测电路420。例如，在一帧的显示时段中，子像素单元40中的像素驱动电路410可以驱动发光单元430进行发光；在一帧的消隐时段中，子像素单元40中的感测电路420可以对像素驱动电路410进行感测，从而实现对该子像素单元40的外部补偿。

例如，栅极驱动电路20包括N+1个依次排列的输出端OT(OT<1>、OT<2>、OT<3>、OT<4>和OT<5>等)，且被配置为输出使阵列的N行子像素单元逐行开启的栅极扫描信号。例如，栅极驱动电路20的N+1个输出端OT分别输出的栅极扫描信号在时序上是连续的，从而使得阵列的N行子像素单元可以逐行开启。需要说明的是，图1中的栅极驱动电路20仅示例性的示出了5个输出端，本公开的实施例包括但不限于此，本公开的实施例中的栅极驱动电路20可以根据需要设置更多个输出端。

如图1所示，第n行子像素单元的像素驱动电路410和栅极驱动电路20的第n个输出端连接以接收栅极扫描信号并作为扫描驱动信号，第n行子像素单元的感测电路420和栅极驱动电路的第n+1个输出端连接以接收栅极扫描信号并作为感测驱动信号，1≤n≤N。

例如，第1行子像素单元的像素驱动电路410和栅极驱动电路20的第1个输出端OT<1>连接以接收栅极扫描信号并作为扫描驱动信号，例如，在一帧的显示时段中，该扫描驱动信号可以用于开启像素驱动电路410；第1行子像素单元的感测电路420和栅极驱动电路的第2个输出端OT<2>连接以接收栅极扫描信号并作为感测驱动信号，例如，在一帧的消隐时段中，该感测驱动信号可以用于开启感测电路420；第2行子像素单元的像素驱动电路410和栅极驱动电路20的第2个输出端OT<2>连接以接收栅极扫描信号并作为扫描驱动信号；第2行子像素单元的感测电路420和栅极驱动电路20的第3个输出端OT<3>连接以接收栅极扫描信号并作为感测驱动信号。关于第3行以及第4行子像素单元和栅极驱动电路20的连接关系和上述类似，这里不再赘述。

如图1所示，本公开的实施例提供的显示面板中的多行子像素单元和栅极驱动电路20采用如上所述的连接关系，使得第n行子像素单元中的感测电路420和第n+1行子像素单元中的像素驱动电路410都和栅极驱动电路20的第n+1个输出端连接，从而使得第n行子像素单元中的感测电路420和第n+1行子像素单元中的像素驱动电路410可以共用该第n+1个输出端输出的栅极扫描信号，从而可以减少栅极驱动电路20的输出端数量，进而可以减小采用该显示面板10的显示装置的边框尺寸，提高该显示装置的PPI。

在本公开的一个实施例提供的显示面板10中，如图2所示，像素驱动电路410包括数据写入电路411、驱动电路412以及电荷存储电路413。

如图2所示，驱动电路412和数据写入电路411、电荷存储电路413、发光单元430以及感测电路420连接，被配置为控制用于驱动发光单元430发光的驱动电流。例如，在发光阶段，驱动电路412可以向发光单元430提供驱动电流以驱动发光单元430进行发光，且可以根据需要的“灰度”发光。

如图2所示，数据写入电路411还和电荷存储电路413连接，被配置为接收扫描驱动信号，并且响应于扫描驱动信号将数据信号(DATA)写入驱动电路412。例如，以第1行子像素单元为例，数据写入电路411通过栅线GL<1>和栅极驱动电路20的第1个输出端OT<1>连接以接收扫描驱动信号，数据写入电路411可以响应于该扫描驱动信号而导通。例如，第1行子像素单元中的数据写入电路411还可以和数据线DL连接以接收数据信号，并且在该数据写入电路411导通时将该数据信号写入驱动电路412。例如，在不同的阶段，数据写入电路411接收到的数据信号可以是用于本行子像素单元发光的、经过补偿的数据信号，也可以是用于其它行子像素单元发光的数据信号。

如图2所示，感测电路420还和电荷存储电路413以及发光单元430连接，被配置为接收感测驱动信号，并且响应于感测驱动信号将参考电压信号(VREF)写入驱动电路412或者从驱动电路412读出感测电压信号。例如，以第1行子像素单元为例，感测电路420通过栅线GL<2>和栅极驱动电路20的第2个输出端OT<2>连接以接收感测驱动信号，感测电路420可以响应于该感测驱动信号而导通。例如，第1行子像素单元中的感测电路420还可以和感测线SL连接，例如，在该感测电路420导通时，感测电路420可以将通过感测线SL接收到的参考电压信号写入驱动电路412，或者感测电路420也可以将从驱动电路412读出的感测电压信号通过感测线SL输出。

例如，如图2所示，本公开的实施例提供的显示面板10还可以包括采样保持电路S/H、模数转换电路ADC、第一开关K1以及第二开关K2。例如，当需要通过感测线SL写入参考电压信号时，使得第一开关K1闭合，第二开关K2断开。又例如，当需要通过感测线SL读出感测电压信号时，使得第一开关K1断开，第二开关K2闭合。

例如，采样保持电路S/H被配置为对感测电压信号进行采样与保持。模数转换电路ADC和采样保持电路S/H连接，且被配置为将采样与保持后的感测电压信号进行模数转换(模拟信号转换为数字信号)，以便于后续的进一步数据处理。例如，通过对该感测电压信号进行处理可以获得驱动电路412中关于阈值电压Vth和电流系数K的补偿信息。例如，可以在某一帧的消隐时段中，通过感测电路420获得感测电压信号，并对该感测电压信号做进一步的数据处理获得关于阈值电压Vth和电流系数K的补偿信息；然后，在下一帧中的显示时段中，根据上述获得的补偿信息再对发光单元430进行驱动，从而完成子像素单元40的外部补偿。

例如，如图2所示，电荷存储电路413还和发光单元430连接，被配置为存储写入的数据信号和参考电压信号。例如，当通过数据写入电路411将数据信号写入驱动电路412时，该电荷存储电路413可以同时存储该数据信号。又例如，当通过感测电路420将参考电压信号写入驱动电路412时，该电荷存储电路413可以同时存储该参考电压信号。

在本公开的一个实施例提供的显示面板10中，如图2所示，还包括M条数据线DL和M条感测线SL。需要说明的是，显示面板10包括的数据线DL和感测线SL的条数和该显示面板10包括的子像素单元40的列数相同。图2中仅示例性地示出了一条数据线DL和一条感测线SL，本公开的实施例包括但不限于此，显示面板10中数据线DL和感测线SL的条数可以根据需要进行设置。

例如，第m列子像素单元中的数据写入电路411和第m条数据线DL连接以接收数据信号；第m列子像素单元中的感测电路420和第m条感测线SL连接以接收参考电压信号或者输出感测电压信号；1≤m≤M。

在本公开的一个实施例提供的显示面板10中，如图2所示，还包括依次排列的N+1条栅线GL(GL<1>、GL<2>、GL<3>、GL<4>、GL<5>等)，N+1条栅线分别和栅极驱动电路20的N+1个输出端一一连接。

例如，当显示面板10包括N行子像素单元时，栅极驱动电路20包括N+1个输出端(OT<1>、OT<2>、OT<3>、OT<4>、OT<5>等)，第1条栅线GL<1>和栅极驱动电路20的第1个输出端OT<1>连接，第2条栅线GL<2>和栅极驱动电路20的第2个输出端OT<2>连接，以此类推，第N+1条栅线GL<N+1>和栅极驱动电路20的第N+1个输出端OT<N+1>连接，即N+1条栅线分别和栅极驱动电路20的N+1个输出端一一连接。

例如，第n行子像素单元的数据写入电路411通过第n条栅线和栅极驱动电路的第n个输出端连接；第n行子像素单元的感测电路420通过第n+1条栅线和栅极驱动电路的第n+1个输出端连接。

如图3所示，在本公开的一个实施例提供的显示面板10中，子像素单元40可以实现为图3中所示的电路结构。

例如，数据写入电路411可以实现为扫描晶体管T1，驱动电路412可以实现为驱动晶体管T3，感测电路420可以实现为感测晶体管T2，电荷存储电路413可以实现为存储电容CST。下面以第1行子像素单元为例，对子像素单元40中的晶体管进行详细描述。

扫描晶体管T1的栅极被配置为接收扫描驱动信号，例如，扫描晶体管T1的栅极G1<1>和栅线GL<1>连接从而可以接收扫描驱动信号；扫描晶体管T1的第一极被配置为接收数据信号，例如，扫描晶体管T1的第一极和数据线DL连接从而可以接收数据信号；扫描晶体管T1的第二极和驱动晶体管T3的栅极(G3)连接。

驱动晶体管T3的第一极被配置为接收用于产生驱动电流的第一驱动电压ELVDD，驱动晶体管T3的第二极(S)和感测晶体管T2的第一极连接。

感测晶体管T2的栅极G2<1>被配置为接收感测驱动信号，例如，感测晶体管T2的栅极G2<1>和栅线GL<2>连接从而可以接收感测驱动信号；感测晶体管T2的第二极被配置为接收参考电压信号或者输出感测电压信号，例如，感测晶体管T2的第二极和感测线SL连接从而可以接收参考电压信号(VREF)或者输出感测电压信号。

存储电容CST的第一极和驱动晶体管T3的栅极(G3)连接，存储电容CST的第二极和驱动晶体管T3的第二极(S)连接。存储电容CST可以用于维持驱动晶体管T3的栅极(G3)和第二极(S)之间的电压差。

例如，在本公开的实施例提供的显示面板10中，发光单元430可以实现为OLED。该OLED可以为各种类型，例如顶发射、底发射等，可以发红光、绿光、蓝光或白光等，本公开的实施例对此不作限制。

如图3所示，OLED的第一极和驱动晶体管T3的第二极(S)连接，从而可以接收驱动晶体管T3的驱动电流；OLED的第二极被配置为接收第二驱动电压ELVSS，例如，在一些实施例中，OLED的第二极被配置为接地，此时第二驱动电压ELVSS为0V。例如，第一驱动电压ELVDD为高电平电压(例如，5V、10V或其他合适的电压)，第二驱动电压ELVSS为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。当驱动晶体管T3导通(或部分导通)时，第一驱动电压ELVDD和第二驱动电压ELVSS可以看作一个电源，该电源用于产生驱动OLED的驱动电流。

在本公开的实施例提供的显示面板中10中，第n行子像素单元中的感测晶体管T2和第n+1行子像素单元中的扫描晶体管T1都和栅极驱动电路20的第n+1个输出端连接，从而使得第n行子像素单元中的感测晶体管T2和第n+1行子像素单元中的扫描晶体管T1可以共用该第n+1个输出端输出的栅极扫描信号，从而可以减少栅极驱动电路20的输出端数量，进而可以减小采用该显示面板10的显示装置的边框尺寸，提高该显示装置的PPI。

另外，通过子像素单元40中的感测晶体管T2可以实现外部补偿。例如，可以在某一帧的消隐时段中，通过感测晶体管T2获得感测电压信号，并对该感测电压信号做进一步的数据处理获得关于阈值电压Vth和电流系数K的补偿信息；然后，在下一帧中的显示时段中，根据上述获得的补偿信息再对OLED进行驱动，从而完成子像素单元40的外部补偿。

下面结合图4所示的信号时序图，对图3所示的显示面板10中的一个子像素单元40在一帧的显示时段中的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。图4所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

在图4中，DATA表示子像素单元40通过数据线DL接收的数据信号，VREF表示子像素单元40通过感测线SL接收的参考电压信号，G1表示该子像素单元40中的扫描晶体管T1的栅极，G2表示感测晶体管T2的栅极，G3表示驱动晶体管T3的栅极，S表示驱动晶体管T3的第二极。

如图4所示，在A1阶段，G1为高电平，扫描晶体管T1导通；G2为低电平，感测晶体管T2截止。在此阶段，通过数据线DL写入非本行的数据信号，所以G3的电位会变高。由于存储电容CST的自举作用，所以在此阶段S的电位也会变高。

在A2阶段，G2的电位由低电平变为高电平，感测晶体管T2导通，同时扫描晶体管T1保持导通。在此阶段，通过数据线DL写入非本行的数据信号，例如该数据信号和A1阶段中写入的数据信号可以相同也可以不同；通过感测线SL写入参考电压信号VREF，例如该参考电压信号VREF为低电平信号(例如该低电平为0V)。

在A3阶段(数据写入阶段)，G1、G2保持高电平，所以扫描晶体管T1和感测晶体管T2保持导通。在此阶段，通过数据线DL写入本行的数据信号，例如该数据信号是经过外部补偿后的、用于本行子像素单元发光的数据信号；通过感测线SL写入参考电压信号VREF，例如，该参考电压信号VREF可以和A2阶段中写入的参考电压信号VREF相同。

在A4阶段(保持阶段)，G1的电位由高电平变为低电平，扫描晶体管T1截止；G2继续保持高电平，感测晶体管T2继续导通。在此阶段，存储电容CST维持G3和S的电位不变。

在A5阶段(发光阶段)，G1保持低电平，扫描晶体管T1截止；G2的电位由高电平变为低电平，感测晶体管T2截止。在此阶段，驱动晶体管T3在G3和S的电位的共同作用下导通(例如，G3和S的电位的差值的绝对值大于驱动晶体管T3的阈值电压Vth)，第一驱动电压ELVDD对驱动晶体管T3的第二极S进行充电，即驱动OLED进行发光。同时，当S的电位升高时，由于存储电容CST的自举作用，G3的电位也升高。

至此，通过上述五个阶段，子像素单元40中的发光单元430(例如OLED)即可完成发光。需要说明的是，如图4所示，在该示例中，在G1为高电平的阶段中(A1阶段、A2阶段和A3阶段)的最后1/4时段中，子像素单元40才写入本行的数据信号。另外，G1(或G2)的电位处于高电平的时间即是栅极驱动电路20输出的栅极驱动信号的脉宽。

下面结合图5所示的信号时序图，对图3所示的显示面板10在一帧的消隐时段中的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。图5所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。例如，在该帧的消隐时段中，选择对第3行的子像素单元进行感测。

在图5中，G1<2>/G2<1>表示第2行子像素单元中的扫描晶体管T1的栅极(第1行子像素单元中的感测晶体管T2的栅极)，G1<3>/G2<2>表示第3行子像素单元中的扫描晶体管T1的栅极(第2行子像素单元中的感测晶体管T2的栅极)，G1<4>/G2<3>表示第4行子像素单元中的扫描晶体管T1的栅极(第3行子像素单元中的感测晶体管T2的栅极)；DL表示数据线上提供的信号，SL表示感测线上提供(或读出)的信号。

在对第3行子像素单元进行感测时，首先需要使得第3行子像素单元中的扫描晶体管T1的栅极G1<3>的电位和感测晶体管T2的栅极G2<3>的电位为高，同时由于第2行子像素单元中的感测晶体管T2的栅极G2<2>和第3行子像素单元中的扫描晶体管T1的栅极G1<3>连接，所以此时第2行子像素单元中的感测晶体管T2会导通，从而发生感测错误。因为第2行子像素单元本来处于发光阶段，第2行子像素单元中的驱动晶体管T3有电流流过，会对驱动晶体管T3的第二极S充电，此时感测线SL在感测第3行子像素单元时也会感测到第2行子像素单元，从而造成上述感测错误。

为了避免发生上述感测错误，在感测第3行子像素单元时，首先需要将第2行子像素单元中的驱动晶体管T3截止。

在B1阶段(复位阶段)，使得第2行子像素单元中的驱动晶体管T3截止。例如，在此阶段，G1<2>的电位和G2<2>的电位都为高电平，使得第2行子像素单元中的扫描晶体管T1和感测晶体管T2导通，通过数据线DL以及扫描晶体管T1向驱动晶体管T3的栅极(G3)写入校正电位，并通过感测线SL以及感测晶体管T2向驱动晶体管T3的第二极(S)也写入校正电位。例如，该校正电位为0V，从而使得第2行子像素单元中的驱动晶体管T3截止。

在B2阶段(重置阶段)，G1<3>的电位和G2<3>的电位都为高电平，使得第3行子像素单元中的扫描晶体管T1和感测晶体管T2导通，通过数据线DL以及扫描晶体管T1向驱动晶体管T3的栅极(G3)写入数据信号(例如为高电平信号，例如3.5V)，并通过感测线SL以及感测晶体管T2向驱动晶体管T3的第二极(S)写入参考电压信号(例如为低电平信号，例如为0V)，从而使得导通第3行子像素单元中的驱动晶体管T3。需要说明的是，在B2阶段中，写入的数据信号和参考电压信号可以是恒定值，例如分别为3.5V和0V。

在B3阶段(充电阶段)，G1<3>的电位由高电平变为低电平，使得第3行子像素单元中的扫描晶体管T1截止；G2<3>的电位继续保持高电平，使得第3行子像素单元中的感测晶体管T2保持导通。第3行子像素单元中的驱动晶体管T3继续保持导通，从而使得第一驱动电压ELVDD对驱动晶体管T3的第二极(S)进行充电。例如，在此阶段，感测线SL可以保持悬空。

在B3阶段中，经过一段时间充电后，驱动晶体管T3的第二极(S)的电位基本保持不变，然后在B4阶段(感测阶段)，通过感测线SL可以感测驱动晶体管T3的第二极(S)的电位即感测电压信号，即将感测电压信号通过感测线SL输出。

在B5阶段(数据写回阶段)，G1<3>的电位和G2<3>的电位都为高电平，使得第3行子像素单元中的扫描晶体管T1和感测晶体管T2导通，通过数据线DL以及扫描晶体管T1向驱动晶体管T3的栅极(G3)写入数据信号，并通过感测线SL以及感测晶体管T2向驱动晶体管T3的第二极(S)写入参考电压信号(例如为低电平信号，例如为0V)，从而使得导通第3行子像素单元中的驱动晶体管T3。例如，在B5阶段中写入的数据信号可以和在显示时段中的数据写入阶段(A3)所用的数据信号相同。

本公开的至少一实施例还提供一种驱动方法，该驱动方法可以用于驱动本公开的实施例提供的任一显示面板10。该驱动方法包括用于一帧的显示时段和消隐时段。

在显示时段，在每一个子像素单元40中，使得像素驱动电路410驱动发光单元430进行发光；以及在消隐时段，从N行子像素单元中随机选择第i行子像素单元，使得第i行子像素单元中的感测电路进行感测。N为大于等于2的整数，1≤i≤N。

例如，在本公开的一个实施例提供的驱动方法中，显示时段包括数据写入阶段、保持阶段以及发光阶段。

在像素驱动电路410包括数据写入电路411、驱动电路412以及电荷存储电路413的情形下：

在数据写入阶段，使得数据写入电路411和感测电路420导通，通过数据写入电路411和感测电路420分别写入数据信号和参考电压信号；

在保持阶段，使得数据写入电路411截止，使得感测电路420导通，使得电荷存储电路413保持数据信号和参考电压信号；以及

在发光阶段，使得数据写入电路411以及感测电路420截止，使得驱动电路412导通，驱动电路412根据数据信号驱动发光单元430进行发光。

需要说明的是，关于上述数据写入阶段、保持阶段以及发光阶段的详细描述可以分别参考上述关于A3阶段、A4阶段以及A5阶段中的描述。

例如，在本公开的一个实施例提供的驱动方法中，消隐时段包括复位阶段、重置阶段、充电阶段以及感测阶段，在像素驱动电路410包括数据写入电路411、驱动电路412以及电荷存储电路413的情形下，当对第i行子像素单元进行感测时：

在复位阶段，使得第i-1行子像素单元中的驱动电路412截止；

在重置阶段，使得第i行子像素单元中的数据写入电路411和感测电路420导通，通过数据写入电路411和感测电路420分别写入数据信号和参考电压信号，以导通第i行子像素单元中的驱动电路412；

在充电阶段，使得第i行子像素单元中的数据写入电路411截止，使得第i行子像素单元中的感测电路420导通，通过驱动电路412对感测电路420进行充电；以及

在感测阶段，使得第i行子像素单元中的数据写入电路411截止，使得第i行子像素单元中的感测电路420导通，通过感测电路420输出感测电压信号。

例如，在本公开的一个实施例提供的驱动方法中，在复位阶段，使得第i-1行子像素单元中的数据写入电路411和感测电路420导通，通过数据写入电路411和感测电路420分别写入校正电压，以使得第i-1行子像素单元中的驱动电路412截止。

需要说明的是，关于上述复位阶段、重置阶段、充电阶段以及感测阶段的详细描述可以分别参考上述关于B1阶段、B2阶段、B3阶段以及B4阶段中的描述。

另外，关于本公开的实施例提供的驱动方法的技术效果可以参考上述关于显示面板10的实施例中的相应描述，这里不再赘述。

下面详细介绍本公开的实施例提供的显示面板10中的栅极驱动电路20。该栅极驱动电路20可以用于显示装置，在显示装置的一帧画面的显示过程中提供栅极扫描信号。

例如，该栅极驱动电路20包括多个级联的移位寄存器单元21，如图6所示，该移位寄存器单元21包括第一子单元100和第二子单元200。

该第一子单元100包括第一输入电路110和第一输出电路120，第一输入电路110被配置为响应于第一输入信号STU1对第一节点Q1的电平进行控制，例如对第一节点Q1进行充电。例如，第一输入电路110可以被配置为接收第一输入信号STU1和第一电压VDD，第一输入电路110响应于第一输入信号STU1而导通，从而可以利用第一电压VDD对第一节点Q1进行充电。

第一输出电路120被配置为在第一节点Q1的电平的控制下输出移位信号CR和第一输出信号OUT1。例如，第一输出电路120可以被配置为接收第二时钟信号CLKB和第三时钟信号CLKC，第一输出电路120在第一节点Q1的电平的控制下导通时，可以将第二时钟信号CLKB作为移位信号CR输出，并将第三时钟信号CLKC作为第一输出信号OUT1输出。

例如，在一帧的显示时段中，第一输出电路120输出的移位信号CR可以提供至其它移位寄存器单元21以作为第一输入信号STU1，从而完成显示扫描的逐行移位；第一输出电路120输出的第一输出信号OUT1可以驱动显示面板10中的某一行子像素单元进行显示扫描。又例如，在一帧的消隐时段中，第一输出电路120输出的第一输出信号OUT1可以用于驱动显示面板10中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

需要说明的是，在一帧的显示时段中，第一输出电路120输出的移位信号CR和第一输出信号OUT1的信号波形可以相同，也可以不同，本公开的实施例对此不作限定。

该第二子单元200包括第二输入电路210和第二输出电路220，第二输入电路210被配置为响应于第一输入信号STU1对第二节点Q2的电平进行控制，例如对第二节点Q2进行充电。例如，第二输入电路210可以被配置为接收第一输入信号STU1和第一电压VDD，第二输入电路210响应于第一输入信号STU1而导通，从而可以利用第一电压VDD对第二节点Q2进行充电。

第二输出电路220被配置为在第二节点Q2的电平的控制下输出第二输出信号OUT2。例如，第一输出电路120可以被配置为接收第四时钟信号CLKD，第二输出电路220在第二节点Q2的电平的控制下导通时，可以将第四时钟信号CLKD作为第二输出信号OUT2输出。

例如，在一帧的显示时段中，第二输出电路220输出的第二输出信号OUT2可以驱动显示面板10中的某一行子像素单元进行显示扫描。又例如，在一帧的消隐时段中，第二输出电路220输出的第二输出信号OUT2可以用于驱动显示面板10中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

例如，当多个移位寄存器单元21级联构成栅极驱动电路20时，其中有些移位寄存器单元21可以和一个时钟信号线连接，从而接收由该时钟信号线提供的第一输入信号STU1；或者，有些移位寄存器单元21还可以接收其它级移位寄存器单元21输出的移位信号CR作为第一输入信号STU1。

需要说明的是，在本公开的实施例中，第一电压VDD例如为高电平，以下各实施例与此相同，不再赘述。

另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。

需要说明的是，在本公开的实施例中，对一个节点(例如第一节点Q1、第二节点Q2等)的电平进行控制，包括对该节点进行充电以拉高该节点的电平，或者对该节点进行放电以拉低该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进行充电；类似地，对该节点进行放电即表示对与该节点电连接的电容进行放电；通过该电容可以维持该节点的高电平或低电平。

本公开的实施例中提供的移位寄存器单元21可以对多个子单元(第一子单元100和第二子单元200等)同时进行充电，只有一个子单元(例如第一子单元100)需要输出移位信号，而其它子单元(例如第二子单元200等)不需要输出移位信号，从而可以节省时钟信号线以及晶体管的数量，从而可以减小采用该移位寄存器单元21的栅极驱动电路20占用的面积，进而可以减小采用该栅极驱动电路20的显示装置的边框尺寸，提高该显示装置的PPI。

需要说明的是，图6仅是本公开的一种示例，本公开的实施例对移位寄存器单元21包括的子单元的数量不作限定，例如还可以包括三个、四个或更多个子单元，子单元的数量可以根据实际情况进行设置。

如图6所示，移位寄存器单元21还包括消隐输入子单元300。消隐输入子单元300和第一节点Q1以及第二节点Q2连接，且被配置为接收选择控制信号OE并对第一节点Q1和第二节点Q2的电平进行控制，例如对第一节点Q1和第二节点Q2进行充电。

例如，在一帧的消隐时段中，消隐输入子单元300可以对第一节点Q1和第二节点Q2进行充电，从而使得第一输出电路120在第一节点Q1的电平的控制下输出第一输出信号OUT1，或者使得第二输出电路220在第二节点Q2的电平的控制下输出第二输出信号OUT2。第一输出信号OUT1或者第二输出信号OUT2可以用于驱动显示面板10中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

如图7所示，在本公开的一个实施例中，消隐输入子单元300包括选择控制电路311、第三输入电路312、第一传输电路320和第二传输电路330。

该选择控制电路311被配置为响应于选择控制信号OE利用第二输入信号STU2对第三节点H的电平进行控制，例如对第三节点H进行充电，并保持第三节点H的电平。例如，在一帧的显示时段中，选择控制电路311可以在选择控制信号OE的控制下而导通，从而利用第二输入信号STU2对第三节点H进行充电。例如，第三节点H的电平(例如高电平)可以从一帧的显示时段一直保持到该帧的消隐时段。

例如，当多个移位寄存器单元21级联构成栅极驱动电路20时，某一级移位寄存器单元21可以接收其它级移位寄存器单元21输出的移位信号CR作为第二输入信号STU2。例如，当需要选择某一级移位寄存器单元21在一帧的消隐时段输出驱动信号时，则可以使得提供至该级移位寄存器单元21的选择控制信号OE和第二输入信号STU2的波形时序相同，从而使得该级移位寄存器单元21中的选择控制电路311导通。

该第三输入电路312被配置为在第三节点H的电平的控制下控制第四节点N的电平。例如，第三输入电路312可以被配置为接收第一时钟信号CLKA。第三输入电路312在第三节点H的电平的控制下导通时可以将第一时钟信号CLKA传输至第四节点N，从而控制第四节点N的电平。例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平时，第三输入电路312可以将该高电平传输至第四节点N，从而使得第四节点N的电位变为高电平。

该第一传输电路320和第一节点Q1以及第四节点N电连接，且被配置为在第四节点N的电平或第一传输信号TS1的控制下对第一节点Q1的电平进行控制，例如对第一节点Q1进行充电。例如，在一些示例中，第一传输电路320可以接收高电平的第一电压VDD，当第一传输电路320在第四节点N的电平的控制下导通时，可以利用第一电压VDD对第一节点Q1充电。又例如，在另一些示例中，第一传输电路320还可以在第一传输信号TS1的控制下导通，从而实现第四节点N和第一节点Q1的电连接，进而利用第三输入电路312对第一节点Q1进行充电。

该第二传输电路330和第二节点Q2以及第四节点N电连接，且被配置为在第四节点N的电平或第二传输信号TS2的控制下对第二节点Q2的电平进行控制，例如对第二节点Q2进行充电。例如，在一些示例中，第二传输电路330可以接收高电平的第一电压VDD，当第二传输电路330在第四节点N的电平的控制下导通时，可以利用第一电压VDD对第二节点Q2充电。又例如，在另一些示例中，第二传输电路330还可以在第二传输信号TS2的控制下导通，从而实现第四节点N和第二节点Q2的电连接，进而利用第三输入电路312对第二节点Q2进行充电。

需要说明的是，在本公开的实施例中，第一传输信号TS1和第二传输信号TS2可以相同，例如均采用第一时钟信号CLKA，这样可以节省时钟信号线；第一传输信号TS1和第二传输信号TS2也可以分别采用不同的信号，从而分别控制第一传输电路320和第二传输电路330，例如，当不需要对第二节点Q2充电时，可以使得第二传输电路330关闭，从而可以降低功耗。

另外，当移位寄存器单元21包括三个、四个或更多个子单元时，相应地，需要设置三个、四个或更多个传输电路以实现消隐输入子单元300的功能。

在本公开的实施例中，当移位寄存器单元21包括多个子单元时(第一子单元100和第二子单元200等)，这些子单元可以共用一个消隐输入子单元300，从而可以减小采用该移位寄存器单元21的栅极驱动电路20占用的面积，进而可以减小采用该栅极驱动电路20的显示装置的边框尺寸，从而提高该显示装置的PPI。

需要说明的是，在本公开的实施例中，在移位寄存器单元21中设置消隐输入子单元300是为了实现在一帧的消隐时段中可以输出驱动信号。消隐输入子单元300中的“消隐”仅表示和一帧中的消隐时段有关，而并不限定消隐输入子单元300仅工作在消隐时段中，以下各实施例与此相同，不再赘述。

如图8和图9A-9F所示，在一些实施例中，选择控制电路311可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的栅极被配置为接收选择控制信号OE，第一晶体管M1的第一极被配置为接收第二输入信号STU2，第一晶体管M1的第二极和第三节点H连接。例如，当选择控制信号OE为高电平的导通信号时，第一晶体管M1导通，从而可以利用第二输入信号STU2对第三节点H进行充电。

第一电容C1的第一极和第三节点H连接，第一电容C1的第二极被配置为接收第四电压VGL1或第一电压VDD。通过设置第一电容C1可以保持第三节点H的电位，例如，在一帧的显示时段中，选择控制电路311对第三节点H进行充电从而将第三节点H拉高至高电位，第一电容C1可以将第三节点H的高电位保持至该帧的消隐时段。另外，在其它一些实施例中，第一电容C1的第二极还可以和第四节点N连接。

需要说明的是，在本公开的实施例中，第四电压VGL1例如为低电平，以下各实施例与此相同，不再赘述。

例如，在如图8所示的实施例中，第三输入电路312可以实现为第二晶体管M2。第二晶体管M2的栅极和第三节点H连接，第二晶体管M2的第一极被配置为接收第一时钟信号CLKA，第二晶体管M2的第二极和第四节点N连接。例如，当第三节点H为高电平时，第二晶体管M2导通，从而可以将第一时钟信号CLKA传输至第四节点N以拉高第四节点N的电平。

例如，在如图8所示的实施例中，第一传输电路320包括第三晶体管M3，第二传输电路330包括第四晶体管M4。

第三晶体管M3的栅极和第四节点N连接，第三晶体管M3的第一极被配置为接收第一电压VDD，第三晶体管M3的第二极和第一节点Q1连接。例如，当第四节点N为高电平时，第三晶体管M3导通，从而可以利用高电平的第一电压VDD对第一节点Q1进行充电。

第四晶体管M4的栅极和第四节点N连接，第四晶体管M4的第一极被配置为接收第一电压VDD，第四晶体管M4的第二极和第二节点Q2连接。例如，当第四节点N为高电平时，第四晶体管M4导通，从而可以利用高电平的第一电压VDD对第二节点Q2进行充电。

下面对图9A-9F提供的消隐输入子单元300进行描述，需要说明的是，在下面的描述中，对于图9A-9F和图8相同的部分将不再赘述。

例如，在如图9A提供的消隐输入子单元300中，第二晶体管M2的第一极被配置为接收第一电压VDD；第三晶体管M3的栅极被配置为接收第一传输信号TS1，第三晶体管M3的第一极和第四节点N连接；第四晶体管M4的栅极被配置为接收第二传输信号TS2，第四晶体管M4的第一极和第四节点N连接。例如，在一帧的消隐时段中，当需要对第一节点Q1进行充电时，可以使得第一传输信号TS1为高电平，从而使得第三晶体管M3导通，高电平的第一电压VDD可以通过第二晶体管M2和第三晶体管M3对第一节点Q1进行充电。又例如，在一帧的消隐时段中，当需要对第二节点Q2进行充电时，可以使得第二传输信号TS2为高电平，从而使得第四晶体管M4导通，高电平的第一电压VDD可以通过第二晶体管M2和第四晶体管M4对第二节点Q2进行充电。

例如，在图9B提供的消隐输入子单元300中，第三晶体管M3和第四晶体管M4的栅极都被配置为接收第一时钟信号CLKA。例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平时，第三晶体管M3和第四晶体管M4同时导通，高电平的第一电压VDD可以同时对第一节点Q1和第二节点Q2进行充电。

例如，如图9C所示，图9C提供的消隐输入子单元300与图9B的区别在于，第二晶体管M2的第一极被配置为接收第一时钟信号CLKA。相对于图9B中的第二晶体管M2的第一极一直接收高电平的第一电压VDD，图9C中的第二晶体管M2可以减少第一极被施加高电平的时间，从而可以延长第二晶体管M2的使用寿命，保证移位寄存器单元21的稳定性。

例如，如图9D所示，相对于图9C，消隐输入子单元300还包括第一耦合电容CST1。第一耦合电容CST1的第一极被配置为接收第一时钟信号CLKA，第一耦合电容CST1的第二极和第三节点H连接。例如，当第一时钟信号CLKA从低电平变为高电平时，第一时钟信号CLKA通过第一耦合电容CST1的耦合作用可以对第三节点H进行耦合上拉，使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。

例如，如图9E所示，相对于图9D，消隐输入子单元300还包括第二耦合电容CST2，第二耦合电容CST2的第一极和第三节点H连接，第二耦合电容CST2的第二极和第四节点N连接。例如，当第一时钟信号CLKA从低电平变为高电平时，此时如果第二晶体管M2导通，则高电平的第一时钟信号CLKA可以通过第二晶体管M2传输至第四节点N，使得第二耦合电容CST2的第二极的电位被拉高，通过自举作用，从而可以使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。

例如，如图9F所示，相对于图9E，消隐输入子单元300还包括第四十二晶体管M42。第四十二晶体管M42的栅极和第三节点H连接，第四十二晶体管M42的第一极配置为接收第一时钟信号CLKA，第四十二晶体管M42的第二极和第一耦合电容CST1的第一极连接。例如，当第三节点H为高电平时，第四十二晶体管M42导通，第一时钟信号CLKA通过第一耦合电容CST1的耦合作用可以对第三节点H进行耦合上拉，使得第三节点H的电平被进一步拉高，从而可以保证第二晶体管M2的导通更充分。

例如，图10还提供了一种消隐输入子单元300，相对于图9E，消隐输入子单元300还包括第四十三晶体管M43以及晶体管M1_b、M3_b和M4_b。

如图10所示，第四十三晶体管M43的栅极和第三节点H连接，M43的第一极配置为接收第六电压VB，M43的第二极和第一晶体管M1的第二极连接；晶体管M1_b的栅极配置为接收选择控制信号OE，M1_b的第一极和第一晶体管M1的第二极连接，M1_b的第二极和第三节点H连接；晶体管M3_b和M4_b的栅极被配置为接收第一时钟信号CLKA，晶体管M3_b和M4_b的第一极和第七节点OF连接，晶体管M3_b的第二极和第一节点Q1连接，晶体管M4_b的第二极和第二节点Q2连接。

第四十三晶体管M43和晶体管M1_b配合可以避免第三节点H发生漏电，晶体管M3_b可以避免第一节点Q1发生漏电，晶体管M4_b可以避免第二节点Q2发生漏电。关于图10的防漏电的工作原理以及第七节点OF将在下文中进行详细说明，此处不再赘述。

需要说明的是，在本公开的实施例中，第六电压VB例如为高电平，以下各实施例与此相同，不再赘述。

另外，需要说明的是，图8、图9A-9F和图10提供的消隐输入子单元300中的晶体管均以N型晶体管为例进行说明。

本公开的一个实施例还提供一种移位寄存器单元21，如图11所示，第一子单元100还包括第一控制电路130、第一复位电路140、第二复位电路150、移位信号输出端CRT以及第一输出信号端OP1。移位信号输出端CRT被配置为输出移位信号CR，第一输出信号端OP1被配置为输出第一输出信号OUT1。

该第一控制电路130被配置为在第一节点Q1的电平和第二电压VDD_A的控制下，对第五节点QB_A的电平进行控制。例如，第一控制电路130和第一节点Q1和第五节点QB_A连接，且被配置为接收第二电压VDD_A和第四电压VGL1。例如，当第一节点Q1处于高电平时，第一控制电路130可以利用低电平的第四电压VGL1将第五节点QB_A下拉至低电平。又例如，当第一节点Q1的电位处于低电平时，第一控制电路130可以利用第二电压VDD_A(例如为高电平)对第五节点QB_A进行充电，以将第五节点QB_A上拉至高电平。

该第一复位电路140被配置为在第五节点QB_A的电平的控制下，对第一节点Q1、移位信号输出端CRT和第一输出信号端OP1进行复位。例如，第一复位电路140和第一节点Q1、第五节点QB_A、移位信号输出端CRT和第一输出信号端OP1连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第一复位电路140在第五节点QB_A的电平的控制下导通时，可以利用第四电压VGL1对第一节点Q1和移位信号输出端CRT进行下拉复位，同时还可以利用第五电压VGL2对第一输出信号端OP1进行下拉复位。需要说明的是，在本公开的实施例中，也可以利用第四电压VGL1对第一输出信号端OP1进行下拉复位，本公开对此不作限制。另外，在本公开的实施例中，第五电压VGL2例如为低电平，以下各实施例与此相同，不再赘述。在本公开的实施例中，第五电压VGL2可以和第四电压VGL1相同，也可以不同。

该第二复位电路150被配置为在第六节点QB_B的电平的控制下，对第一节点Q1、移位信号输出端CRT和第一输出信号端OP1进行复位。例如，第二复位电路150和第一节点Q1、第六节点QB_B、移位信号输出端CRT和第一输出信号端OP1连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第二复位电路150在第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第一节点Q1和移位信号输出端CRT进行下拉复位，同时还可以利用第五电压VGL2对第一输出信号端OP1进行下拉复位。

如图11所示，第二子单元200还包括第二控制电路230、第三复位电路240、第四复位电路250以及第二输出信号端OP2。第二输出信号端OP2被配置为输出第二输出信号OUT2。

该第二控制电路230被配置为在第二节点Q2的电平和第三电压VDD_B的控制下，对第六节点QB_B的电平进行控制。例如，第二控制电路230和第二节点Q2和第六节点QB_B连接，且被配置为接收第三电压VDD_B和第四电压VGL1。例如，当第二节点Q2处于高电平时，第二控制电路230可以利用低电平的第四电压VGL1将第六节点QB_B下拉至低电平。又例如，当第二节点Q2的电位处于低电平时，第二控制电路230可以利用第三电压VDD_B(例如为高电平)对第六节点QB_B进行充电，以将第六节点QB_B上拉至高电平。

该第三复位电路240被配置为在第六节点QB_B的电平的控制下，对第二节点Q2、第二输出信号端OP2进行复位。例如，第三复位电路240和第二节点Q2、第六节点QB_B和第二输出信号端OP2连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第三复位电路240在第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第二节点Q2进行下拉复位，同时还可以利用第五电压VGL2对第二输出信号端OP2进行下拉复位。需要说明的是，在本公开的实施例中，也可以利用第四电压VGL1对第二输出信号端OP2进行下拉复位，本公开对此不作限制。

该第四复位电路250被配置为在第五节点QB_A的电平的控制下，对第二节点Q2和第二输出信号端OP2进行复位。例如，第四复位电路250和第二节点Q2、第五节点QB_A和第二输出信号端OP2连接，且被配置为接收第四电压VGL1和第五电压VGL2。例如，当第四复位电路250在第五节点QB_A的电平的控制下导通时，可以利用第四电压VGL1对第二节点Q2进行下拉复位，同时还可以利用第五电压VGL2对第二输出信号端OP2进行下拉复位。

需要说明的是，在本公开的实施例中，例如，第二电压VDD_A和第三电压VDD_B可以被配置为彼此互为反相信号，即第二电压VDD_A为高电平时，第三电压VDD_B为低电平，而第二电压VDD_A为低电平时，第三电压VDD_B为高电平。采用这种方式可以使得第一控制电路130和第二控制电路230在同一时刻只有一个处于工作状态，可以避免电路长时间工作引起的性能漂移，从而提高电路的稳定性。

如图11所示，消隐输入子单元300还包括公共复位电路340，公共复位电路340和第四节点N、第五节点QB_A以及第六节点QB_B电连接，且被配置为在第五节点QB_A或第六节点QB_B的电平的控制下对第四节点N进行复位。例如，公共复位电路340可以被配置为接收第四电压VGL1，当公共复位电路340在第五节点QB_A或第六节点QB_B的电平的控制下导通时，可以利用第四电压VGL1对第四节点N进行下拉复位。

在本公开的实施例中，通过设置公共复位电路340，可以更好的控制第四节点N的电平。例如，在不需要对第一节点Q1或第二节点Q2进行充电时，使得第四节点N处于低电平，关闭第一传输电路320和第二传输电路330，从而避免高电平的第一电压VDD对第一节点Q1或第二节点Q2充电，可以避免发生异常输出，从而提高电路的稳定性。

需要说明的是，在本公开的实施例中，各个节点(第一节点Q1、第二节点Q2、第三节点H、第四节点N、第五节点QB_A和第六节点QB_B等)和各个输出端(移位信号输出端CRT、第一输出信号端OP1和第二输出信号端OP2等)均是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。例如，如图11所示，第一控制电路130、第一复位电路140、第四复位电路250以及公共复位电路340都和第五节点QB_A连接，也就是表示这些电路彼此之间是电连接的。

本公开的一个实施例还提供一种移位寄存器单元21，如图11所示，在该移位寄存器单元21中，第一子单元100还包括第三控制电路160和第四控制电路170，第三控制电路160被配置为响应于第一时钟信号CLKA对第五节点QB_A的电平进行控制，第四控制电路170被配置为响应于第一输入信号STU1对第五节点QB_A的电平进行控制。

例如，在一个示例中，第三控制电路160和第五节点QB_A连接，且被配置为接收第一时钟信号CLKA和第四电压VGL1。例如，在一帧的消隐时段中，第三控制电路160可以响应于第一时钟信号CLKA而导通，从而利用低电平的第四电压VGL1对第五节点QB_A进行下拉。又例如，在另一个示例中，第三控制电路160还与第三节点H连接。例如，在一帧的消隐时段中，当第三节点H为高电平且第一时钟信号CLKA为高电平时，第三控制电路160导通，从而可以利用低电平的第四电压VGL1对第五节点QB_A进行下拉。

例如，第四控制电路170和第五节点QB_A连接，且被配置为接收第一输入信号STU1和第四电压VGL1。例如，在一帧的显示时段中，第四控制电路170响应于第一输入信号STU1而导通，从而利用低电平的第四电压VGL1对第五节点QB_A进行下拉。将第五节点QB_A下拉至低电位，可以避免第五节点QB_A对第一节点Q1的影响，从而使得在显示时段中对第一节点Q1的充电更充分。

如图11所示，第二子单元200还包括第五控制电路260和第六控制电路270，第五控制电路260被配置为响应于第一时钟信号CLKA对第六节点QB_B的电平进行控制，第六控制电路270被配置为响应于第一输入信号STU1对第六节点QB_B的电平进行控制。

例如，在一个示例中，第五控制电路260和第六节点QB_B连接，且被配置为接收第一时钟信号CLKA和第四电压VGL1。例如，在一帧的消隐时段中，第五控制电路260可以响应于第一时钟信号CLKA而导通，从而利用低电平的第四电压VGL1对第六节点QB_B进行下拉。又例如，在另一个示例中，第五控制电路260还与第三节点H连接。例如，在一帧的消隐时段中，当第三节点H为高电平且第一时钟信号CLKA为高电平时，第五控制电路260导通，从而可以利用低电平的第四电压VGL1对第六节点QB_B进行下拉。

例如，第六控制电路270和第六节点QB_B连接，且被配置为接收第一输入信号STU1和第四电压VGL1。例如，在一帧的显示时段中，第六控制电路270响应于第一输入信号STU1而导通，从而利用低电平的第四电压VGL1对第六节点QB_B进行下拉。将第六节点QB_B下拉至低电位，可以避免第六节点QB_B对第二节点Q2的影响，从而使得在显示时段中对第二节点Q2的充电更充分。

如图11所示，第一子单元100还包括第五复位电路180和第六复位电路190，第五复位电路180被配置为响应于显示复位信号STD对第一节点Q1进行复位，第六复位电路190被配置为响应于全局复位信号TRST对第一节点Q1进行复位。

例如，第五复位电路180和第一节点Q1连接，且被配置为接收显示复位信号STD和第四电压VGL1。例如，在一帧的显示时段中，第五复位电路180响应于显示复位信号STD而导通，从而可以利用第四电压VGL1对第一节点Q1进行下拉复位。例如，当多个移位寄存器单元21级联构成栅极驱动电路20时，某一级移位寄存器单元21可以接收其它级移位寄存器单元21输出的移位信号CR作为显示复位信号STD。

例如，第六复位电路190和第一节点Q1连接，且被配置为接收全局复位信号TRST和第四电压VGL1。例如，当多个移位寄存器单元21级联构成栅极驱动电路20时，在一帧的显示时段前，各级移位寄存器单元21中的第六复位电路190响应于全局复位信号TRST而导通，从而可以利用低电平的第四电压VGL1对第一节点Q1进行下拉复位，从而实现对栅极驱动电路20的全局复位。

如图11所示，第二子单元200还包括第七复位电路280和第八复位电路290，第七复位电路280被配置为响应于显示复位信号STD对第二节点Q2进行复位，第八复位电路290被配置为响应于全局复位信号TRST对第二节点Q2进行复位。

例如，第七复位电路280和第二节点Q2连接，且被配置为接收显示复位信号STD和第四电压VGL1。例如，在一帧的显示时段中，第七复位电路280响应于显示复位信号STD而导通，从而可以利用第四电压VGL1对第二节点Q2进行下拉复位。

例如，第八复位电路290和第二节点Q2连接，且被配置为接收全局复位信号TRST和第四电压VGL1。例如，当多个移位寄存器单元21级联构成栅极驱动电路20时，在一帧的显示时段前，各级移位寄存器单元21中的第八复位电路290响应于全局复位信号TRST而导通，从而可以利用第四电压VGL1对第二节点Q2进行下拉复位，从而实现对栅极驱动电路20的全局复位。

本领域技术人员可以理解，尽管图11中示出了多个控制电路和多个复位电路，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

在本公开的一个实施例中，图11中所示的移位寄存器单元21可以实现为图12A和图12B所示的电路结构。需要说明的是，为了示意清楚，图12A示出了移位寄存器单元21中的第一子单元100和消隐输入子单元300中除了第二传输电路330的部分，图12B示出了移位寄存器单元21中的第二子单元200以及第二传输电路330，图12A和图12B中的电路通过相应的节点电连接。以下各实施例中关于移位寄存器单元21的电路结构的示意方式均与此相同，不再赘述。

如图12A和12B所示，该移位寄存器单元21包括：第一晶体管M1至第第四十一晶体管M41、第一电容C1、第二电容C2以及第三电容C3。需要说明的是，在图12A和12B中所示的晶体管均以N型晶体管为例进行说明，并且关于消隐输入子单元300在上文中描述过的部分，这里将不再赘述。

如图12A所示，第一输入电路110可以实现为第五晶体管M5。第五晶体管M5的栅极被配置为接收第一输入信号STU1，第五晶体管M5的第一极被配置为接收第一电压VDD，第五晶体管M5的第二极和第一节点Q1连接。

例如，在另一个示例中，如图13A所示，第五晶体管M5的栅极和第一极连接且被配置为接收第一输入信号STU1，从而在第一输入信号STU1为高电平时，利用高电平的第一输入信号STU1对第一节点Q1进行充电。

例如，在又一个示例中，如图13B所示，第一输入电路110还包括晶体管M5_b。晶体管M5_b的栅极以及第一极和第五晶体管M5的第二极连接，晶体管M5_b的第二极和第一节点Q1连接。由于晶体管M5_b采用二极管连接方式，所以电流只能从晶体管M5_b的第一极流向第二极，而不能从晶体管M5_b的第二极(即第一节点Q1)流向第一极，从而可以避免第一节点Q1通过第五晶体管M5发生漏电。

例如，在又一个示例中，如图13C所示，晶体管M5_b的栅极和第五晶体管M5的栅极连接，且都被配置为接收第一输入信号STU1，晶体管M5_b的第一极和第七节点OF连接。图13C中所示的第一输入电路110采用防漏电结构可以避免第一节点Q1发生漏电。需要说明的是，关于防漏电的工作原理以及第七节点OF将在下文中进行描述，在此不再赘述。

如图12A所示，第一输出电路120可以实现为包括第六晶体管M6、第七晶体管M7和第二电容C2。第六晶体管M6的栅极和第一节点Q1连接，第六晶体管M6的第一极被配置为接收第二时钟信号CLKB并作为移位信号CR，第六晶体管M6的第二极和移位信号输出端CRT连接且被配置为输出移位信号CR。

第七晶体管M7的栅极和第一节点Q1连接，第七晶体管M7的第一极被配置为接收第三时钟信号CLKC并作为第一输出信号OUT1，第七晶体管M7的第二极和第一输出信号端OP1连接且被配置为输出第一输出信号OUT1。第二电容C2的第一极和第一节点Q1连接，第二电容C2的第二极和第七晶体管M7的第二极(即第一输出信号端OP1)连接。

如图12B所示，第二输入电路210可以实现为第八晶体管M8。第八晶体管M8的栅极被配置为接收第一输入信号STU1，第八晶体管M8的第一极被配置为接收第一电压VDD，第八晶体管M8的第二极和第二节点Q2连接。需要说明的是，第二输入电路210也可以采用图13A-13C类似的电路结构，在此不再赘述。

如图12B所示，第二输出电路220可以实现为包括第九晶体管M9和第三电容C3。第九晶体管M9的栅极和第二节点Q2连接，第九晶体管M9的第一极被配置为接收第四时钟信号CLKD并作为第二输出信号OUT2，第九晶体管M9的第二极和第二输出信号端OP2连接且被配置为输出第二输出信号OUT2。第三电容C3的第一极和第二节点Q2连接，第三电容C3的第二极和第九晶体管M9的第二极(即第二输出信号端OP2)连接。

如图12A所示，公共复位电路340可以实现为包括第十晶体管M10和第十一晶体管M11。第十晶体管M10的栅极和第五节点QB_A连接，第十晶体管M10的第一极和第四节点N连接，第十晶体管M10的第二极被配置为接收第四电压VGL1。第十一晶体管M11的栅极和第六节点QB_B连接，第十一晶体管M11的第一极和第四节点N连接，第十一晶体管M11的第二极被配置为接收第四电压VGL1。

如图12A所示，第一控制电路130可以实现为包括第十二晶体管M12和第十三晶体管M13。第十二晶体管M12的栅极和第一极被配置为接收第二电压VDD_A，第十二晶体管M12的第二极和第五节点QB_A连接。第十三晶体管M13的栅极和第一节点Q1连接，第十三晶体管M13的第一极和第五节点QB_A连接，第十三晶体管M13的第二极被配置为接收第四电压VGL1。

如图12A所示，第一复位电路140可以实现为包括第十四晶体管M14、第十五晶体管M15和第十六晶体管M16，第二复位电路150可以实现为包括第十七晶体管M17、第十八晶体管M18和第十九晶体管M19。

第十四晶体管M14的栅极和第五节点QB_A连接，第十四晶体管M14的第一极和第一节点Q1连接，第十四晶体管M14的第二极被配置为接收第四电压VGL1。第十五晶体管M15的栅极和第五节点QB_A连接，第十五晶体管M15的第一极和移位信号输出端CRT连接，第十五晶体管M15的第二极被配置为接收第四电压VGL1。第十六晶体管M16的栅极和第五节点QB_A连接，第十六晶体管M16的第一极和第一输出信号端OP1连接，第十六晶体管的第二极被配置为接收第五电压VGL2。

第十七晶体管M17的栅极和第六节点QB_B连接，第十七晶体管M17的第一极和第一节点Q1连接，第十七晶体管M17的第二极被配置为接收第四电压VGL1。第十八晶体管M18的栅极和第六节点QB_B连接，第十八晶体管M18的第一极和移位信号输出端CRT连接，第十八晶体管M18的第二极被配置为接收第四电压VGL1。第十九晶体管M19的栅极和第六节点QB_B连接，第十九晶体管M19的第一极和第一输出信号端OP1连接，第十九晶体管M19的第二极被配置为接收第五电压VGL2。

如图12B所示，第二控制电路230可以实现为包括第二十晶体管M20和第二十一晶体管M21。第二十晶体管M20的栅极和第一极被配置为接收第三电压VDD_B，第二十晶体管M20的第二极和第六节点QB_B连接。第二十一晶体管M21的栅极和第二节点Q2连接，第二十一晶体管M21的第一极和第六节点QB_B连接，第二十一晶体管M21的第二极被配置为接收第四电压VGL1。

如图12B所示，第三复位电路240可以实现为包括第二十二晶体管M22和第二十三晶体管M23，第四复位电路250可以实现为包括第二十四晶体管M24和第二十五晶体管M25。

第二十二晶体管M22的栅极和第六节点QB_B连接，第二十二晶体管M22的第一极和第二节点Q2连接，第二十二晶体管M22的第二极被配置为接收第四电压VGL1。第二十三晶体管M23的栅极和第六节点QB_B连接，第二十三晶体管M23的第一极和第二输出信号端OP2连接，第二十三晶体管M23的第二极被配置为接收第五电压VGL2。

第二十四晶体管M24的栅极和第五节点QB_A连接，第二十四晶体管M24的第一极和第二节点Q2连接，第二十四晶体管M24的第二极被配置为接收第四电压VGL1。第二十五晶体管M25的栅极和第五节点QB_A连接，第二十五晶体管M25的第一极和第二输出信号端OP2连接，第二十五晶体管M25的第二极被配置为接收第五电压VGL2。

需要说明的是，在本公开的实施例中，例如，第二电压VDD_A和第三电压VDD_B可以被配置为彼此互为反相信号，即第二电压VDD_A为高电平时，第三电压VDD_B为低电平，而第二电压VDD_A为低电平时，第三电压VDD_B为高电平。采用这种方式可以使得第十二晶体管M12和第二十晶体管M20在同一时刻只有一个处于导通状态，这样可以避免晶体管长期导通引起的性能漂移，从而可以提高电路的稳定性。

在图12A和12B所示的移位寄存器单元21中，将第一控制电路130设置在第一子单元100中用以控制第五节点QB_A的电平，而将第二控制电路230设置在第二子单元200中用以控制第六节点QB_B的电平，采用这种方式可以节省晶体管数量，从而可以进一步减小采用该移位寄存器单元21的栅极驱动电路20占用的面积，进而可以减小采用该栅极驱动电路20的显示装置的边框尺寸，提高该显示装置的PPI。

如图12A所示，第三控制电路160可以实现为包括第三十二晶体管M32和第三十三晶体管M33。第三十二晶体管M32的栅极被配置为接收第一时钟信号CLKA，第三十二晶体管M32的第一极和第五节点QB_A连接，第三十二晶体管M32的第二极和第三十三晶体管M33的第一极连接。第三十三晶体管M33的栅极和第三节点H连接，第三十三晶体管M33的第二极被配置为接收第四电压VGL1。

第四控制电路170可以实现为第三十四晶体管M34。第三十四晶体管M34的栅极被配置为接收第一输入信号STU1，第三十四晶体管M34的第一极和第五节点QB_A连接，第三十四晶体管M34的第二极被配置为接收第四电压VGL1。

如图12B所示，第五控制电路260可以实现为包括第三十五晶体管M35和第三十六晶体管M36。第三十五晶体管M35的栅极被配置为接收第一时钟信号CLKA，第三十五晶体管M35的第一极和第六节点QB_B连接，第三十五晶体管M35的第二极和第三十六晶体管M36的第一极连接。第三十六晶体管M36的栅极和第三节点H连接，第三十六晶体管M36的第二极被配置为接收第四电压VGL1。

第六控制电路270可以实现为第三十七晶体管M37。第三十七晶体管M37的栅极被配置为接收第一输入信号STU1，第三十七晶体管M37的第一极和第六节点QB_B连接，第三十七晶体管M37的第二极被配置为接收第四电压VGL1。

如图12A所示，第五复位电路180可以实现为第三十八晶体管M38，第六复位电路190可以实现为第四十晶体管M40。第三十八晶体管M38的栅极被配置为接收显示复位信号STD，第三十八晶体管M38的第一极和第一节点Q1连接，第三十八晶体管M38的第二极被配置为接收第四电压VGL1。第四十晶体管M40的栅极被配置为接收全局复位信号TRST，第四十晶体管M40的第一极和第一节点Q1连接，第四十晶体管M40的第二极被配置为接收第四电压VGL1。

如图12B所示，第七复位电路280可以实现为第三十九晶体管M39，第八复位电路290可以实现为第四十一晶体管M41。第三十九晶体管M39的栅极被配置为接收显示复位信号STD，第三十九晶体管M39的第一极和第二节点Q2连接，第三十九晶体管M39的第二极被配置为接收第四电压VGL1。第四十一晶体管M41的栅极被配置为接收全局复位信号TRST，第四十一晶体管M41的第一极和第二节点Q2连接，第四十一晶体管M41的第二极被配置为接收第四电压VGL1。

需要说明的是，在本公开的实施例提供的显示面板10中，当多个移位寄存器单元21级联构成一栅极驱动电路20时，第一级移位寄存器单元中的第一输出信号端OP1即是栅极驱动电路20的第一个输出端OT<1>；第一级移位寄存器单元中的第二输出信号端OP2即是栅极驱动电路20的第二个输出端OT<2>。其它级移位寄存器单元21与栅极驱动电路20的输出端的对应关系与上述类似，不再赘述。

如前所述，在本公开的实施例提供的移位寄存器单元21中，可以利用第一电容C1维持第三节点H处的电位，利用第二电容C2维持第一节点Q1处的电位，利用第三电容C3维持第二节点Q2处的电位。第一电容C1、第二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者在一些示例中，通过设计电路布线参数使得第一电容C1、第二电容C2和第三电容C3也可以通过各个器件之间的寄生电容实现。第一电容C1、第二电容C2和第三电容C3的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第三节点H、第一节点Q1和第二节点Q2的电平即可。

当第一节点Q1、第二节点Q2或第三节点H的电位维持在高电平时，存在一些晶体管(例如第一晶体管M1、第十四晶体管M14、第十七晶体管M17、第三十八晶体管M38、第四十晶体管M40、第二十二晶体管M22、第二十四晶体管M24、第三十九晶体管M39以及第四十一晶体管M41等)的第一极连接第一节点Q1、第二节点Q2或第三节点H，而第二极连接低电平信号。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元21中对于第一节点Q1、第二节点Q2或第三节点H的电位维持的效果变差。

例如，如图12A所示，以第三节点H为例，第一晶体管M1的第一极被配置为接收第二输入信号STU2，第二极和第三节点H连接。当第三节点H处于高电平，而第二输入信号STU2为低电平时，第三节点H可能会通过第一晶体管M1漏电。

针对上述问题，如图14A和14B所示，本公开的一个实施例提供了一种具有防漏电结构的移位寄存器单元21。该移位寄存器单元21还包括公共防漏电电路、第一防漏电电路和第二防漏电电路。

公共防漏电电路和第一节点Q1以及第七节点OF电连接，且被配置为在第一节点Q1的电平的控制下控制第七节点OF的电平。第一防漏电电路和第七节点OF、第一复位电路140、第二复位电路150、第五复位电路180以及第六复位电路190电连接，且被配置为在第七节点OF的电平的控制下防止第一节点Q1发生漏电。第二防漏电电路和第七节点OF、第三复位电路240、第四复位电路250、第七复位电路280以及第八复位电路290电连接，且被配置为在第七节点OF的电平的控制下防止第二节点Q2发生漏电。

例如，如图14A和14B所示，公共防漏电电路可以实现为第四十四晶体管M44，第四十四晶体管M44的栅极和第一节点Q1连接，第四十四晶体管M44的第一极被配置为接收第六电压VB，第四十四晶体管M44的第二极和第七节点OF连接。第一防漏电电路可以实现为包括晶体管M14_b、M17_b、M38_b以及M40_b。第二防漏电电路可以实现为包括晶体管M22_b、M24_b、M39_b以及M41_b。关于晶体管M14_b、M17_b、M38_b、M40_b、M22_b、M24_b、M39_b以及M41_b的连接关系如图14A和14B所示，在此不再赘述。

同时，如图14A所示，为了防止第三节点H发生漏电，还增加了第四十三晶体管M43和晶体管M1_b。下面以晶体管M1_b为例对防漏电的工作原理进行说明。

晶体管M1_b的栅极和第一晶体管M1的栅极连接，晶体管M1_b的第一极和第四十三晶体管M43的第二极连接，晶体管M1_b的第二极和第三节点H连接。第四十三晶体管M43的栅极和第三节点H连接，第四十三晶体管M43的第一极被配置为接收第六电压VB(例如为高电平)。当第三节点H为高电平时，第四十三晶体管M43在第三节点H的电平的控制下导通，从而可以将高电平的第六电压VB输入到晶体管M1_b的第一极，使得晶体管M1_b的第一极和第二极都处于高电平，从而可以防止第三节点H处的电荷通过晶体管M1_b漏电。此时，由于晶体管M1_b的栅极和第一晶体管M1的栅极连接，所以第一晶体管M1和晶体管M1_b的结合可以实现与前述第一晶体管M1相同的功能，同时还具有防漏电的效果。

类似地，如图14A所示，晶体管M14_b、M17_b、M38_b以及M40_b可以通过第七节点OF和第四十四晶体管M44连接，以分别实现防漏电结构，从而可以防止第一节点Q1发生漏电。如图14B所示，晶体管M22_b、M24_b、M39_b以及M41_b可以通过第七节点OF和第四十四晶体管M44连接，以分别实现防漏电结构，从而可以防止第二节点Q2发生漏电。

在图14A和14B所示的移位寄存器单元21中，第一防漏电电路和第二防漏电电路可以共用一个晶体管M44，从而可以节省晶体管的数量，从而可以减小采用该移位寄存器单元21的栅极驱动电路20占用的面积，进而可以减少采用该栅极驱动电路20的显示装置的边框尺寸，提高该显示装置的PPI。

例如，在另一个示例中，如图14C所示，第二防漏电电路(晶体管M22_b、M24_b、M39_b以及M41_b)也可以不和第七节点OF连接，而是单独设置一个第四十五晶体管M45，用以构成防漏电结构，在此不再赘述。

类似地，如图10所示，对于第三晶体管M3和第四晶体管M4，可以分别设置晶体管M3_b和晶体管M4_b以实现防漏电结构。晶体管M3_b和晶体管M4_b的栅极都被配置为接收第一时钟信号CLKA，晶体管M3_b和晶体管M4_b的第一极和第七节点OF连接，从而实现和图14A中的第四十四晶体管M44连接，以分别实现防漏电结构，从而可以防止第一节点Q1和第二节点Q2发生漏电。

类似地，如图13C所示，对于第五晶体管M5，可以设置晶体管M5_b以实现防漏电结构。晶体管M5_b的栅极被配置为接收第一输入信号STU1，晶体管M5_b的第一极和第七节点OF连接，从而实现和图14A中的第四十四晶体管M44连接，以实现防漏电结构，从而可以防止第一节点Q1发生漏电。

本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。

本公开的一个实施例还提供一种栅极驱动电路20，如图15所示，该栅极驱动电路20包括多个级联的移位寄存器单元21，其中任意一个或多个移位寄存器单元21可以采用本公开的实施例提供的移位寄存器单元21的结构或其变型。图15中的A1、A2、A3、A4、A5和A6表示移位寄存器单元21中的子单元，例如A1、A3和A5分别表示三个移位寄存器单元21中的第一子单元，A2、A4和A6分别表示三个移位寄存器单元21中的第二子单元。

例如，如图15所示，每个移位寄存器单元21包括第一子单元和第二子单元，以分别输出第一输出信号OUT1和第二输出信号OUT2。当该栅极驱动电路20用于驱动显示面板10中的多行子像素单元时，第一输出信号OUT1和第二输出信号OUT2可以分别驱动显示面板10中的一行子像素单元。例如，A1、A2、A3、A4、A5以及A6可以分别驱动显示面板10的第一行、第二行、第三行、第四行、第五行以及第六行子像素单元。

本公开的实施例提供的栅极驱动电路20，可以共用消隐输入子单元，从而可以减小采用该栅极驱动电路20的显示装置的边框尺寸，提高该显示装置的PPI。同时，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

下面以图15所示的栅极驱动电路20为例，对栅极驱动电路20中的信号线进行说明。

如图15所示，栅极驱动电路20包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3。第3k-2级移位寄存器单元中的第一子单元和第一子时钟信号线CLK_1连接以接收第3k-2级移位寄存器单元的第二时钟信号CLKB；第3k-1级移位寄存器单元中的第一子单元和第二子时钟信号线CLK_2连接以接收第3k-1级移位寄存器单元的第二时钟信号CLKB；第3k级移位寄存器单元中的第一子单元和第三子时钟信号线CLK_3连接以接收第3k级移位寄存器单元的第二时钟信号CLKB；k为大于零的整数。

如上所述，在移位寄存器单元21进行级联时，只需要向每一级移位寄存器单元21中的第一子单元依次提供第二时钟信号CLKB即可，该第二时钟信号CLKB可以作为移位信号CR输出以完成扫描移位。

如图15所示，栅极驱动电路20还包括第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8和第九子时钟信号线CLK_9、第十五子时钟信号线CLK_15、第十六子时钟信号线CLK_16、第十七子时钟信号线CLK_17和第十八子时钟信号线CLK_18。需要说明的是，为了示意清楚，图15中没有示意出第十五子时钟信号线CLK_15、第十六子时钟信号线CLK_16、第十七子时钟信号线CLK_17和第十八子时钟信号线CLK_18。

第3k-2级移位寄存器单元中的第一子单元和第四子时钟信号线CLK_4连接以接收第3k-2级移位寄存器单元的第三时钟信号CLKC，第3k-2级移位寄存器单元中的第二子单元和第五子时钟信号线CLK_5连接以接收第3k-2级移位寄存器单元的第四时钟信号CLKD。

第3k-1级移位寄存器单元中的第一子单元和第六子时钟信号线CLK_6连接以接收第3k-1级移位寄存器单元的第三时钟信号CLKC，第3k-1级移位寄存器单元中的第二子单元和第七子时钟信号线CLK_7连接以接收第3k-1级移位寄存器单元的第四时钟信号CLKD。

第3k级移位寄存器单元中的第一子单元和第八子时钟信号线CLK_8连接以接收第3k级移位寄存器单元的第三时钟信号CLKC，第3k级移位寄存器单元中的第二子单元和第九子时钟信号线CLK_9连接以接收第3k级移位寄存器单元的第四时钟信号CLKD。

如上所述，通过第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8、第九子时钟信号线CLK_9、第十五子时钟信号线CLK_15、第十六子时钟信号线CLK_16、第十七子时钟信号线CLK_17和第十八子时钟信号线CLK_18共十条时钟信号线向各级移位寄存器单元21提供逐行输出的驱动信号(具体信号时序可以参考图16)。即本公开的实施例提供的栅极驱动电路20可以采用10CLK的时钟信号，这样可以使得该栅极驱动电路20输出的驱动信号的波形交叠，例如可以增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路20可以适用于高频率的扫描显示。

如图15所示，栅极驱动电路20还包括第十子时钟信号线CLK_10、第十一子时钟信号线CLK_11和第十二子时钟信号线CLK_12。

如图15所示，在本实施例中，第十子时钟信号线CLK_10和前两级移位寄存器单元21中的第一子单元和第二子单元(即A1、A2、A3和A4)连接以提供第一输入信号STU1，同时第十子时钟信号线CLK_10还和其它级移位寄存器单元21连接以提供全局复位信号TRST。采用这种方式，可以节省时钟信号线的数量，从而可以减小采用该栅极驱动电路20的显示装置的边框尺寸，提高该显示装置的PPI。例如，对于前两级移位寄存器单元21，可以不设置第四十晶体管M40和第四十一晶体管M41。

每一级移位寄存器单元21中的公共输入电路310都和第十一子时钟信号线CLK_11以接收选择控制信号OE。每一级移位寄存器单元21中的第一子单元、第二子单元以及公共输入电路310都和第十二子时钟信号线CLK_12以接收第一时钟信号CLKA。

如图15所示，栅极驱动电路20还包括第十三子时钟信号线CLK_13和第十四子时钟信号线CLK_14。

例如，每一级移位寄存器单元21中的第一子单元都和第十三子时钟信号线CLK_13连接以接收第二电压VDD_A；每一级移位寄存器单元21中的第二子单元都和第十四子时钟信号线CLK_14连接以接收第三电压VDD_B。

如图15所示，除了前两级移位寄存器单元21外，其它级移位寄存器单元21中的第一子单元和第二子单元和前两级移位寄存器单元21中的第一子单元连接以接收移位信号CR并作为第一输入信号STU1。除了最后四级移位寄存器单元21外，其它级移位寄存器单元21中的第一子单元和第二子单元和后四级移位寄存器单元21中的第一子单元连接以接收移位信号CR并作为显示复位信号STD。

需要说明的是，图15中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。

例如，在一个示例中，图15所示的栅极驱动电路20中的移位寄存器单元21可以采用图12A和12B中所示的电路结构，图16示出了图15所示的栅极驱动电路20工作时的信号时序图。

在图16中，H<11>和H<13>分别表示第六级和第七级移位寄存器单元21中的第三节点H，第六级移位寄存器单元21对应显示面板中第十一行和第十二行子像素单元，第七级移位寄存器单元21对应显示面板中第十三行和第十四行子像素单元。N<11>和N<13>分别表示第六级和第七级移位寄存器单元21中的第四节点N。

Q1<11>和Q2<12>分别表示第六级移位寄存器单元21中的第一节点Q1和第二节点Q2；Q1<13>和Q2<14>分别表示第七级移位寄存器单元21中的第一节点Q1和第二节点Q2。括号中的数字表示该节点对应的显示面板中的子像素单元的行数，以下各实施例与此相同，不再赘述。

OUT1<11>和OUT2<12>分别表示第六级移位寄存器单元21输出的第一输出信号OUT1和第二输出信号OUT2。类似地，OUT1<13>和OUT2<14>分别表示第七级移位寄存器单元21输出的第一输出信号OUT1和第二输出信号OUT2。

1F表示第一帧，DS表示第一帧中的显示时段，BL表示第一帧中的消隐时段。另外，需要说明的是，在图16中是以第二电压VDD_A为低电平而第三电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。图16所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

下面结合图16中的信号时序图以及图12A和12B所示的移位寄存器单元21，对图15中所示的栅极驱动电路20的工作原理进行说明。

在第一帧1F开始前，第十子时钟信号线CLK_10和第十一子时钟信号线CLK_11提供高电平，每一级移位寄存器单元21中的第四十晶体管M40和第四十一晶体管M41导通，从而可以对每一级移位寄存器单元21中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存器单元21中的第一晶体管M1导通，由于此时接收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元21中的第三节点H进行复位，从而在第一帧1F开始前实现全局复位。

在第一帧1F的显示时段DS中，针对第六级和第七级移位寄存器单元21(即对应显示面板第十一行至第十四行子像素单元)的工作过程描述如下。

在第一阶段1中，第四级移位寄存器单元21中的第一子单元输出的移位信号(第十五子时钟信号线CLK_15提供的信号)为高电平，即第六级移位寄存器单元21接收的第一输入信号STU1为高电平，所以第五晶体管M5和第八晶体管M8导通。高电平的第一电压VDD通过第五晶体管M5对第一节点Q1<11>充电，并通过第八晶体管M8对第二节点Q2<12>进行充电，从而将第一节点Q1<11>和第二节点Q2<12>都上拉至高电平。

第七晶体管M7在第一节点Q1<11>的控制下导通，但由于此时第四子时钟信号线CLK_4提供的第三时钟信号CLKC为低电平，所以第六级移位寄存器单元21输出的第一输出信号OUT1<11>为低电平；第九晶体管M9在第二节点Q2<12>的控制下导通，但由于此时第五子时钟信号线CLK_5提供的第四时钟信号CLKD为低电平，所以第六级移位寄存器单元21输出的第二输出信号OUT2<12>为低电平；在此阶段，同时对第六级移位寄存器单元21中的第一节点和第二节点完成预充电。

在第二阶段2中，第四子时钟信号线CLK_4提供的第三时钟信号CLKC变为高电平，第一节点Q1<11>的电位由于自举效应而进一步被拉高，所以第七晶体管M7保持导通，从而第六级移位寄存器单元21输出的第一输出信号OUT1<11>变为高电平。但由于此时第五子时钟信号线CLK_5提供的第四时钟信号CLKD仍然为低电平，所以第六级移位寄存器单元21输出的第二输出信号OUT2<12>继续保持低电平。

在第三阶段3中，第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为高电平，第二节点Q2<12的电位由于自举效应而进一步被拉高，第九晶体管M9保持导通，从而第六级移位寄存器单元21输出的第二输出信号OUT2<12>变为高电平。

在第四阶段4中，由于第二电容C2的保持作用，第一节点Q1<11>仍然保持高电平，所以第七晶体管M7导通。但由于第四子时钟信号线CLK_4提供的第三时钟信号CLKC变为低电平，所以第六级移位寄存器单元21输出的第一输出信号OUT1<11>变为低电平。同时由于第二电容C2的自举作用，第一节点Q1<11>的电位也会下降。

在第五阶段5中，由于第三电容C3的保持作用，第二节点Q2<12>仍然保持高电平，所以第九晶体管M9导通。但由于第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为低电平，所以第六级移位寄存器单元21输出的第二输出信号OUT2<12>变为低电平。同时由于第三电容C3的自举作用，第二节点Q2<12>的电位也会下降。

在第六阶段6中，由于本实施例采用10CLK的时钟信号，每五级移位寄存器单元21(每一级依次输出第一输出信号OUT1和第二输出信号OUT2)输出的信号为一个循环，同时又因为第六级移位寄存器单元21接收第十级移位寄存器单元21输出的移位信号CR作为显示复位信号STD，所以在此阶段当第十七子时钟信号线CLK_17提供的第三时钟信号CLKC变为高电平时，第六级移位寄存器单元21接收的显示复位信号STD也为高电平，从而使得第三十八晶体M38和第三十九晶体管M39导通，从而可以利用低电平的第四电压VGL1对第一节点Q1<11>和第二节点Q2<12>完成复位。

第六级移位寄存器单元21驱动显示面板中第十一行和第十二行的子像素完成显示后，依次类推，第七级、第八级等移位寄存器单元21逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。

同时在第一帧1F的显示时段DS中还对第六级移位寄存器单元中的第三节点H<11>进行充电，例如，当第一帧1F中需要对第十二行子像素单元进行感测时，则在第一帧1F的显示时段DS中还进行如下操作。

在第一阶段1中，使得第十一子时钟信号线CLK_11提供的选择控制信号OE和第四级移位寄存器单元21中的第一子单元输出的移位信号(第十五子时钟信号线CLK_15提供的信号)相同，所以第一晶体管M1导通。同时可以使第六级移位寄存器单元21接收的第二输入信号STU2和第四级移位寄存器单元21中的第一子单元输出的移位信号相同，从而高电平的第二输入信号STU2可以对第三节点H<11>充电，将第三节点H<11>上拉至高电平。

需要说明的是，上述对第三节点H<11>的充电过程仅是一种示例，本公开的实施例包括但不限于此。例如，第六级移位寄存器单元21接收的第二输入信号STU2还可以和其它级移位寄存器单元21输出的移位信号相同，同时使得提供至第十一子时钟信号线CLK_11的信号和该第二输入信号STU2的信号时序相同即可。

在第一阶段1中，由于采用的10CLK的时钟信号之间有重叠，所以在选择控制信号OE为高电平时，第七级移位寄存器单元中的第三节点H<13>也会被充电至高电平。

H<11>以及H<13>的高电位可以一直保持到第一帧1F的消隐时段BL中。当第一帧1F中需要对第十二行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中进行如下操作。

在第七阶段7中，第十二子时钟信号线CLK_12提供的第一时钟信号CLKA为高电平，对于第六级移位寄存器单元来说，由于在此阶段第三节点H<11>保持高电平，所以第二晶体管M2导通，高电平的第一时钟信号CLKA通过第二晶体管M2传输至第四节点N<11>，从而使得第四节点N<11>变为高电平。第三晶体管M3和第四晶体管M4在第四节点N<11>的控制下导通，所以高电平的第一电压VDD可以分别对第一节点Q1<11>和第二节点Q2<12>进行充电，第一节点Q1<11>和第二节点Q2<12>的电位被上拉。

同时，在第七阶段7中，由于第一电容C1的耦合作用，第四节点N<11>由低电平变为高电平时会对第三节点H<11>进行耦合上拉，从而使得第三节点H<11>可以保持在一个较高的高电位上，保证第二晶体管M2被完全导通。

然后第十二子时钟信号线CLK_12提供的第一时钟信号CLKA从高电平变为低电平，从而使得第四节点N<11>变为低电平，由于第一电容C1的耦合作用，第三节点H<11>的电位也会下降。

类似地，对于第七级移位寄存器单元来说，第三节点H<13>、第四节点N<13>、第一节点Q1<13>和第二节点Q2<14>的变化过程可以参考上述对第六级移位寄存器单元的描述，这里不再赘述。

在第八阶段8中，第四子时钟信号线CLK_4提供的第三时钟信号CLKC变为高电平，第一节点Q1<11>的电位由于自举效应而进一步被拉高，所以第七晶体管M7保持导通，从而第六级移位寄存器单元21输出的第一输出信号OUT1<11>变为高电平。

同时，在第八阶段8中，第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为高电平，第二节点Q2<12>的电位由于自举效应而进一步被拉高，所以第九晶体管M9保持导通，从而第六级移位寄存器单元21输出的第二输出信号OUT2<12>变为高电平。

需要说明的是，在第八阶段8中，当第四子时钟信号线CLK_4提供的第三时钟信号CLKC变为低电平时，相应地，第六级移位寄存器单元21中的第一节点Q1<11>的电位和第一输出信号OUT1<11>的电位也下降。类似地，当第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为低电平时，相应地，第六级移位寄存器单元21中的第二节点Q2<12>的电位和第二输出信号OUT2<12>的电位也下降。

在第九阶段9中，第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为高电平，第二节点Q2<12>的电位由于自举效应而进一步被拉高，所以第九晶体管M9保持导通，从而第六级移位寄存器单元21输出的第二输出信号OUT2<12>变为高电平。

同时，在第九阶段9中，第六子时钟信号线CLK_6提供的第三时钟信号CLKC变为高电平，第一节点Q1<13>的电位由于自举效应而进一步被拉高，所以第七晶体管M7保持导通，从而第七级移位寄存器单元21输出的第一输出信号OUT1<13>变为高电平。

需要说明的是，在第九阶段9中，当第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为低电平时，相应地，第六级移位寄存器单元21中的第二节点Q2<12>的电位和第二输出信号OUT2<12>的电位也下降。

在第十阶段10中，第五子时钟信号线CLK_5提供的第四时钟信号CLKD变为低电平，相应地，第六级移位寄存器单元21中的第二节点Q2<12>的电位和第二输出信号OUT2<12>的电位也下降。

同时，在第十阶段10中，第六子时钟信号线CLK_6提供的第三时钟信号CLKC变为高电平，相应地，第七级移位寄存器单元21中的第一节点Q1<13>的电位和第一输出信号OUT1<13>的电位也下降。

在第十一阶段11中，第十子时钟信号线CLK_10和第十一子时钟信号线CLK_11提供高电平，每一级移位寄存器单元21中的第四十晶体管M40和第四十一晶体管M41导通，从而可以对每一级移位寄存器单元21中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存器单元21中的第一晶体管M1导通，由于此时接收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元21中的第三节点H进行复位，从而完成全局复位。

至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。

需要说明的是，在本公开的实施例中，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。

本公开的实施例还提供一种显示装置1，如图17所示，该显示装置1包括本公开实施例提供的任一显示面板10，多个子像素单元40构成的像素阵列设置在显示面板10中。

栅极驱动电路20中的每一个移位寄存器单元输出的第一输出信号OUT1和第二输出信号OUT2分别提供至不同行的子像素单元40，例如，栅极驱动电路20通过栅线GL与子像素单元40电连接。栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元40中的扫描晶体管和感测晶体管。

例如，该显示装置1还可以包括数据驱动电路30，该数据驱动电路30用于提供数据信号至像素阵列。例如，数据驱动电路30通过数据线DL与子像素单元40电连接。

需要说明的是，本实施例中的显示装置1可以为：显示器、OLED面板、OLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于显示面板10的相应描述，这里不再赘述。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种显示面板，包括呈阵列排布的多个子像素单元以及栅极驱动电路，所述阵列包括N行和M列；其中，

所述多个子像素单元中的每一个子像素单元包括发光单元、用于驱动所述发光单元进行发光的像素驱动电路以及用于对所述像素驱动电路进行感测的感测电路；

所述栅极驱动电路包括N+1个依次排列的输出端，且被配置为输出使所述阵列的N行子像素单元逐行开启的栅极扫描信号；

第n行子像素单元的所述像素驱动电路和所述栅极驱动电路的第n个输出端连接以接收所述栅极扫描信号并作为扫描驱动信号，第n行子像素单元的所述感测电路和所述栅极驱动电路的第n+1个输出端连接以接收所述栅极扫描信号并作为感测驱动信号；

其中，1≤n≤N，N和M为大于等于2的整数，

其中，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括第一子单元、第二子单元以及消隐输入子单元；

所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；

所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；以及

所述消隐输入子单元和所述第一节点以及所述第二节点连接，且被配置为接收选择控制信号并对所述第一节点和所述第二节点的电平进行控制。

2.根据权利要求1所述的显示面板，其中，所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路；

所述驱动电路和所述数据写入电路、所述电荷存储电路、所述发光单元以及所述感测电路连接，被配置为控制用于驱动所述发光单元发光的驱动电流；

所述数据写入电路还和所述电荷存储电路连接，被配置为接收所述扫描驱动信号，并且响应于所述扫描驱动信号将数据信号写入所述驱动电路；

所述感测电路还和所述电荷存储电路以及所述发光单元连接，被配置为接收所述感测驱动信号，并且响应于所述感测驱动信号将参考电压信号写入所述驱动电路或者从所述驱动电路读出感测电压信号；以及

所述电荷存储电路还和所述发光单元连接，被配置为存储写入的所述数据信号和所述参考电压信号。

3.根据权利要求2所述的显示面板，还包括M条数据线和M条感测线；其中，

第m列子像素单元中的所述数据写入电路和第m条数据线连接以接收所述数据信号；

第m列子像素单元中的所述感测电路和第m条感测线连接以接收所述参考电压信号或者输出所述感测电压信号；

其中，1≤m≤M。

4.根据权利要求2所述的显示面板，还包括依次排列的N+1条栅线；其中，

所述N+1条栅线分别和所述栅极驱动电路的N+1个输出端一一连接；

所述第n行子像素单元的所述数据写入电路通过第n条栅线和所述栅极驱动电路的第n个输出端连接；

所述第n行子像素单元的所述感测电路通过第n+1条栅线和所述栅极驱动电路的第n+1个输出端连接。

5.根据权利要求2-4任一所述的显示面板，其中，所述数据写入电路包括扫描晶体管，所述驱动电路包括驱动晶体管，所述感测电路包括感测晶体管，所述电荷存储电路包括存储电容；

所述扫描晶体管的栅极被配置为接收所述扫描驱动信号，所述扫描晶体管的第一极被配置为接收所述数据信号，所述扫描晶体管的第二极和所述驱动晶体管的栅极连接；

所述驱动晶体管的第一极被配置为接收用于产生所述驱动电流的第一驱动电压，所述驱动晶体管的第二极和所述感测晶体管的第一极连接；

所述感测晶体管的栅极被配置为接收所述感测驱动信号，所述感测晶体管的第二极被配置为接收所述参考电压信号或者输出所述感测电压信号；以及

所述存储电容的第一极和所述驱动晶体管的栅极连接，所述存储电容的第二极和所述驱动晶体管的第二极连接。

6.根据权利要求1所述的显示面板，其中，所述消隐输入子单元包括选择控制电路、第三输入电路、第一传输电路和第二传输电路；其中，

所述选择控制电路被配置为响应于所述选择控制信号利用第二输入信号对第三节点的电平进行控制，并保持所述第三节点的电平；

所述第三输入电路被配置为在所述第三节点的电平的控制下控制第四节点的电平；

所述第一传输电路和所述第一节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第一传输信号的控制下对所述第一节点的电平进行控制；以及

所述第二传输电路和所述第二节点以及所述第四节点电连接，且被配置为在所述第四节点的电平或第二传输信号的控制下对所述第二节点的电平进行控制。

7.根据权利要求6所述的显示面板，其中，所述第一子单元还包括第一控制电路、第一复位电路、第二复位电路、移位信号输出端以及第一输出信号端；所述第二子单元还包括第二控制电路、第三复位电路、第四复位电路以及第二输出信号端；

所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号，所述第二输出信号端被配置为输出所述第二输出信号；

所述第一控制电路被配置为在所述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；

所述第一复位电路被配置为在所述第五节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；

所述第二复位电路被配置为在第六节点的电平的控制下，对所述第一节点、所述移位信号输出端和所述第一输出信号端进行复位；

所述第二控制电路被配置为在所述第二节点的电平和第三电压的控制下，对所述第六节点的电平进行控制；

所述第三复位电路被配置为在所述第六节点的电平的控制下，对所述第二节点、所述第二输出信号端进行复位；以及

所述第四复位电路被配置为在所述第五节点的电平的控制下，对所述第二节点和所述第二输出信号端进行复位。

8.根据权利要求7所述的显示面板，其中，所述消隐输入子单元还包括公共复位电路；

所述公共复位电路和所述第四节点、所述第五节点以及所述第六节点电连接，且被配置为在所述第五节点或所述第六节点的电平的控制下对所述第四节点进行复位。

9.根据权利要求7所述的显示面板，其中，

所述第一子单元还包括第三控制电路和第四控制电路，所述第三控制电路被配置为响应于第一时钟信号对所述第五节点的电平进行控制，所述第四控制电路被配置为响应于所述第一输入信号对所述第五节点的电平进行控制；以及

所述第二子单元还包括第五控制电路和第六控制电路，所述第五控制电路被配置为响应于所述第一时钟信号对所述第六节点的电平进行控制，所述第六控制电路被配置为响应于所述第一输入信号对所述第六节点的电平进行控制。

10.根据权利要求9所述的显示面板，其中，

所述第一子单元还包括第五复位电路和第六复位电路，所述第五复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第六复位电路被配置为响应于全局复位信号对所述第一节点进行复位；以及

所述第二子单元还包括第七复位电路和第八复位电路，所述第七复位电路被配置为响应于所述显示复位信号对所述第二节点进行复位，所述第八复位电路被配置为响应于所述全局复位信号对所述第二节点进行复位。

11.根据权利要求10所述的显示面板，其中，所述移位寄存器单元还包括公共防漏电电路、第一防漏电电路和第二防漏电电路；其中，

所述公共防漏电电路和所述第一节点以及第七节点电连接，且被配置为在所述第一节点的电平的控制下控制所述第七节点的电平；

所述第一防漏电电路和所述第七节点、所述第一复位电路、所述第二复位电路、所述第五复位电路以及所述第六复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第一节点发生漏电；以及

所述第二防漏电电路和所述第七节点、所述第三复位电路、所述第四复位电路、所述第七复位电路以及所述第八复位电路电连接，且被配置为在所述第七节点的电平的控制下防止所述第二节点发生漏电。

12.一种显示装置，包括权利要求1-11任一所述的显示面板。

13.一种如权利要求1-11任一所述的显示面板的驱动方法，包括用于一帧的显示时段和消隐时段，其中，

在所述显示时段，在每一个子像素单元中，使得所述像素驱动电路驱动所述发光单元进行发光；

在所述消隐时段，从所述N行子像素单元中随机选择第i行子像素单元，使得所述第i行子像素单元中的所述感测电路进行感测；

1≤i≤N。

14.根据权利要求13所述的驱动方法，其中，所述显示时段包括数据写入阶段、保持阶段以及发光阶段；在所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路的情形下，

在所述数据写入阶段，使得所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入数据信号和参考电压信号；

在所述保持阶段，使得所述数据写入电路截止，使得所述感测电路导通，使得所述电荷存储电路保持所述数据信号和所述参考电压信号；以及

在所述发光阶段，使得所述数据写入电路以及感测电路截止，使得所述驱动电路导通，所述驱动电路根据所述数据信号驱动所述发光单元进行发光。

15.根据权利要求13所述的驱动方法，其中，所述消隐时段包括复位阶段、重置阶段、充电阶段以及感测阶段，在所述像素驱动电路包括数据写入电路、驱动电路以及电荷存储电路的情形下，当对所述第i行子像素单元进行感测时，

在所述复位阶段，使得第i-1行子像素单元中的所述驱动电路截止；

在所述重置阶段，使得所述第i行子像素单元中的所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入数据信号和参考电压信号，以导通所述第i行子像素单元中的所述驱动电路；

在所述充电阶段，使得所述第i行子像素单元中的所述数据写入电路截止，使得所述第i行子像素单元中的所述感测电路导通，通过所述驱动电路对所述感测电路进行充电；以及

在所述感测阶段，使得所述第i行子像素单元中的所述数据写入电路截止，使得所述第i行子像素单元中的所述感测电路导通，通过所述感测电路输出感测电压信号。

16.根据权利要求15所述的驱动方法，其中，在所述复位阶段，使得所述第i-1行子像素单元中的所述数据写入电路和所述感测电路导通，通过所述数据写入电路和所述感测电路分别写入校正电压，以使得所述第i-1行子像素单元中的所述驱动电路截止。

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