CN108809302A - 一种锁相环频率综合器和频率控制方法 - Google Patents
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Abstract
本公开提供了一种锁相环频率综合器和频率控制方法，其中，所述锁相环频率综合器包括：控制码生成模块，其配置为基于预设对应关系，生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；锁相环，其配置为基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同，其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。本公开实施例具有结构简单，且锁定时间短的技术效果。
Description
技术领域
本公开涉及通信和集成电路领域，特别涉及一种锁相环频率综合器和频率控制方法。
背景技术
数字电子系统需要时钟基准为整个电子系统提供时间基准，无线通信系统需要本振信号完成频率变换以实现无线通信信号的发送和接收，锁相环频率综合器是提供上述时间基准和本振信号的常用模块，锁相环频率综合器的性能对数字电子系统和无线通信系统的影响很大，锁定时间是锁相环频率综合器的关键指标之一。
现有技术中，锁相环频率综合器的锁定时间主要包括AFC(自动频率校准器)进行频率粗调的锁定时间和PLL(锁相环)进行频率微调的锁定时间。AFC进行频率粗调的锁定时间主要由AFC的控制算法、控制码的位数和AFC的结构决定，传统的做法是，当通信系统需要相应的本振频率时，AFC会根据控制算法寻找到合适的VCO开关阵列的控制码以产生尽可能靠近所需本振频率的锁相环频率综合器输出频率，然后通过PLL锁定过程的频率微调产生精确的所需本振频率。在频率综合器的锁定过程中，AFC的频率粗调过程占用了锁定时间的大部分，因此现有技术中存在锁定时间长的缺点。
发明内容
有鉴于此，本公开提出了一种具有结构简单且具有快速锁定功能的锁相环频率综合器和频率控制方法。
根据本公开的第一方面，提供了一种锁相环频率综合器，其包括：
控制码生成模块，其配置为基于预设对应关系，生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；
锁相环，其配置为基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同；
其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。
在一些可能的实施例中，所述锁相环包括：
鉴频鉴相器，其配置为获取所述第一信号与反馈的第三信号之间的第一参数的差值；
调节模块，其分别与所述控制码生成模块和所述鉴频鉴相器连接，并基于所述差值和所述第一控制码调节其内的压控振荡器的振荡频率，以输出第四信号；
分频器，其配置为对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给所述鉴频鉴相器，
其中，所述第二信号为所述差值为恒定值时，基于所述调节模块输出的信号。
在一些可能的实施例中，所述调节模块包括：
电荷泵，其配置为基于所述差值生成对应的电流控制信号；
环路滤波器，其配置为对所述电流控制信号执行滤波处理，并将滤波处理后的信号转换为电压控制信号；
压控振荡器，其基于所述电压控制信号和所述第一控制码调节其振荡频率，并输出所述第四信号。
在一些可能的实施例中，所述调节模块包括：
电荷泵，其配置为基于所述差值生成对应的电流控制信号；
环路滤波器，其配置为对所述电流控制信号执行滤波处理，并将滤波处理后的信号转换为电压控制信号；
压控振荡器，其基于所述电压控制信号和所述第一控制码调节其振荡频率，并输出第五信号；
二分频器，其配置为对所述第五信号进行分频处理，得到所述第四信号，其中所述第四信号的频率为所述第五信号的频率的一半。
在一些可能的实施例中，所述压控振荡器进一步配置为通过所述第一控制码调节其内的开关电容阵列的容抗值，并通过所述电压控制信号调节其内的可调电容的容抗值，以调节其所述振荡频率。
在一些可能的实施例中，还包括：
参考时钟模块，其分别与所述控制码生成模块和所述锁相环连接，并输出所述第一信号。
在一些可能的实施例中，所述控制码生成模块包括：
处理模块，其配置为向所述锁相环传输不同的第二控制码，并获取锁相环执行锁定操作后输出的输出信号的频率，并基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。
根据本公开的第二方面，提供了一种频率控制方法，其包括：
基于预设对应关系，利用控制码生成模块生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；
通过锁相环基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同；
其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。
在一些可能的实施例中，所述通过锁相环基于所述第一控制码执行信号的频率的锁定操作包括：
获取所述第一信号与反馈的第三信号之间的第一参数的差值，所述第一参数包括相位和频率；
基于所述差值和所述控制码调节振荡频率，以输出第四信号；
对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给锁相环的输入侧。
在一些可能的实施例中，还包括：
向所述锁相环传输不同的第二控制码；
在锁相环执行锁定操作后，获取其输出的输出信号的频率；
基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。
本公开实施例，本公开实施例能够实现锁相环频率综合器快速锁定，在锁定过程中，相比传统结构该锁相环频率综合器能够省去自动频率校准器的锁定时间，使得锁相环频率综合器的锁定时间相比传统结构降低40％～70％；对于该锁相环频率综合器而言，进行频率粗调的过程就是将预设对应关系中的控制码直接赋值给锁相环中的开关电容阵列，在频率粗调的过程中可以不使用AFC，因而降低了锁相环频率综合器的功耗；
另外，由于本公开实施例中可以预先建立上述预设对应关系，而不需要在进行频率锁定时通过不同的控制码测试对应的频率来进行频率粗调，因此避免了现有技术中由于外界环境变化对频率的影响，频率调节精度更高。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出根据本公开实施例的锁相环频率综合器的框图；
图2示出根据本公开实施例的锁相环频率综合器中的锁相环的框图；
图3示出根据本公开实施例的锁相环频率综合器中的调节模块的框图；
图4示出根据本公开实施例的锁相环频率综合器中的压控振荡器的电路结构图；
图5示出根据本公开另一些实施例中的锁相环频率综合器中的调节模块的框图；
图6示出根据本公开实施例通过图5示出的调节模块构成的锁相环频率综合器的结构示意图；
图7示出根据本公开实施例的锁相环频率综合器的框图；
图8示出根据本公开实施例的频率控制方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
图1示出根据本公开实施例的锁相环频率综合器的框图。其中，本公开实施例中的锁相环频率综合器可以包括：控制码生成模块10和与其连接的锁相环20。
本公开实施例中的控制码生成模块10用于控制锁相环20的振荡频率的控制码，该控制码用于锁相环的振荡频率进行粗调节。其中，本公开实施例中的控制码生成模块10可以基于预设对应关系，生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系。
其中，本公开实施例中的预设对应关系可以包括不同的信号频率，以及与各信号频率唯一对应的控制码，即通过信号的频率信息可以快速方便的查找到与其对应的控制码信息。该控制码可以是由“0”和“1”组成的序列，用于控制锁相环对应的电子器件的接通和关断，以改变锁相环的振荡频率。
另外，控制码生成模块10可以实时的接收第一信号，并可以在接收到第一信号时，根据该第一信号的频率信息快速的查找到与其对应的第一控制码，进一步控制锁相环执行基于该第一信号的锁定操作。其中，第一信号可以为通信系统所需的参考时钟，其频率可以是通信系统所需要的本振频率。该通信系统为锁相环频率综合器所在的通信系统。根据通信协议，在通信过程中需要相应频率的本振信号时，控制器生成模块会查询上述预设对应关系，然后直接输出第一控制码给锁相环的压控振荡器(VCO)的开关电容阵列，进行频率粗调。锁相环频率综合器的频率生成模块的锁定时间仅为查找表查询的时间，而不需要多次测试不同控制码对应的信号频率，大大降低了频率综合器进行输出频率粗调的时间。
另外，本公开实施例的预设对应关系可以存储在控制码生成模块10中，也可以存储在一存储器30中，本公开实施例对此不进行限定。
本公开实施例中，控制码生成模块10生成第一控制码的方式可以包括：在预设对象关系中查找到与第一信号的第一频率最接近的第二频率，即预设对应关系中的各频率可能与第一频率不同，但是本公开实施例可以确定预设对应关系中于第一频率之间差值最小的第二频率，即与第一频率最接近的第二频率，基于该第二频率确定与其对应的第一控制码，即为控制码生成模块10所确定的与第一信号对应的第一控制码。
基于上述配置，由于本公开实施例中的控制码生成模块10可以方便的根据第一信号的频率查找到与其对应的控制码，而不需要如现有技术中的AFC(自动频率校准器)那样，需要首先生成一个控制码，获取该控制码对应的锁相环中的振荡频率，从而不断地测试寻找到合适的控制码以产生尽可能与本振频率相近的锁相环的振荡频率。即本公开实施例通过预设对应关系的设定，可以方便快捷的查找到与本振频率相接近的振荡频率控制码，大大地缩短了频率粗调时间。
另外，在本公开实施例中，通信系统上电以后，锁相环频率综合器要进行上电初始化，初始化的一个任务目的是建立VCO开关电容阵列控制码与频率综合器输出频率的对应关系，即生成上述预设对应关系(LUT)。
例如，在初始化配置时，控制码生成模块10可以向锁相环20传输不同的第二控制码，并获取锁相环20执行锁定操作后输出的输出信号的频率，并基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。即，控制码生成模块10可以通过向锁相环20传输不同的控制码，而后获取锁相环基于该控制码的振荡频率，并建立两者的对应关系以生成上述预设对应关系，从而完成预设对应关系的初始化操作。
其中，获取锁相环中的输出信号的频率的方式可以包括通过计数器对锁相环频率综合器的输出信号进行计数，得到计数值M，并与在此期间参考输入信号的计数值N进行比较，进而得出在不同控制码下锁相环频率综合器对应的输出频率。而后可以将控制码与锁相环频率综合器的输出频率建立相应的预设对应关系进行存储。在后续的操作过程中，即可以根据该预设对应关系执行锁相环的粗调操作。
基于上述配置，通信系统上电后，需要完成初始化建立频率查找表，后续生成码控制模块在进行频率粗调的时间几乎可以忽略，频率综合器的锁定时间主要是锁相环的锁定时间，大大降低通信过程中本振频率切换的时间和数字电子系统时钟基准的建立时间。
另外，本公开实施例中的锁相环20可以基于第一控制码10执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同。
其中，本公开实施例的锁相环可以包括压控振荡器，并且控制码生成模块可以与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。基于该配置，通过生成码控制模块可以方便快速的基于第一信号的频率调节开关电容阵列的容抗值，从而可以快速实现频率综合器的频率粗调节。
其中，本公开实施例中的锁相环20可以执行信号的频率锁定操作，即可以基于接收到的第一控制码执行频率粗调，同时还可以根据接收到的第一信号和输出信号之间的第一参数之间差值，进一步进行频率精调节，从而完成输出信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同。其中，第一参数包括频率和相位。
图2示出根据本公开实施例的锁相环频率综合器中的锁相环的框图。
其中，本公开实施例中的锁相环20可以包括：鉴频鉴相器21、调节模块22和分频器23。
其中，鉴频鉴相器21可以用于获取第一信号与反馈的第三信号之间的第一参数的差值。调节模块22分别与所述控制码生成模块10和鉴频鉴相器21连接，并基于所述差值和所述第一控制码调节振荡频率，以输出第四信号。分频器23可以对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给所述鉴频鉴相器21。其中，所述第二信号为所述差值为恒定值(相位差和频率差均不变)时，基于所述调节模块22输出的信号。
如上述实施例所述，本公开实施例中的第一控制模块10所生成的第一控制码可以被传输至调节模块22，同时第一信号和分频器23输出的第三信号之间的第一参数之间差值也被传输至调节模块22，调节模块22则可以根据该差值进一步对锁相环的振荡频率进行调节，直至该差值恒定不变时，调节模块22输出的信号即为所需的第二信号。
其中，由于控制码生成模块的粗调节，压控振荡器的初始振荡频率为接近第一信号频率值的第二频率，在锁相环进行频率调节时，可以将该初始振荡频率信号反馈给频率综合器的信号输入端(鉴频鉴相器21)，，此时可以基于与第一信号之间的第一参数的差值调节压控振荡器的震荡频率，直至该第一参数之间的差值恒定时，调节模块输出的第四信号即为与第一信号频率相同的第二信号。
另外，本公开实施例中的分频器23可以执行对调节信号输出的第四信号的分频操作，即可以滤除第四信号中的干扰频段的信息，具有去噪的功能。分频器23的设定可以根据第一信号的频率范围进行设定，本领域技术人员可以根据需求进行设置，在此不再进行说明。
另外，本公开是实施例中的控制码生成模块可以为AFC(自动频率校准器)，也可以是应用本公开实施例的锁相环频率综合器的装置内的控制组件(如MCU)，即该装置可以不设置AFC，直接通过装置内配置的控制器执行控制码的查询和生成过程，可以进一步减少成本和功耗，且具有结构简单的技术效果。
基于上述配置，本公开实施例可以在控制码生成模块10进行频率粗调的情况下，根据锁相环输出的信号的与第一信号的第一参数值之间的差值进一步对其输出频率进行精调节，从而可以进一步保证输出信号的频率。
图3示出根据本公开实施例的锁相环频率综合器中的调节模块的框图。其中，调节模块22可以包括：电荷泵221、环路滤波器222和压控振荡器223。
其中，电荷泵221可以基于所述差值生成对应的电流控制信号。即本公开实施例种的电荷泵221可以根据第一信号和分频器23输出的第三信号之间的第一参数的差值，生成用于控制压控振荡器223的振荡频率的电流控制信号。
环路滤波器222可以对所述电流控制信号执行滤波处理，并将滤波处理后的信号转换为电压控制信号。环路滤波器222可以用于衰减由噪声引起的快速变化的相位误差和平滑泄露的高频分量，即可以执行滤波操作，以便在其输出端对原始信号进行精确的估计，环路滤波的阶数和噪声带宽决定了环路滤波器对信号的动态响应。另外，由于本公开实施例中的压控振荡器223可以通过电压值来控制其振荡频率，因此可以将电流控制信号转换成对应的电压控制信号。
压控振荡器223可以根据电压控制信号和第一控制码调节其振荡频率，并输出所述第四信号。图4示出根据本公开实施例的锁相环频率综合器中的压控振荡器的电路结构图，其中压控振荡器223可以包括：可配置偏置电压2231、开关电容阵列2232、LC振荡器2233和输出驱动2234。
其中，可配置偏置电压2231用于为压控振荡器223提供电压电力，保证压控振荡器的正常工作。
开关电容阵列2232与控制码生成模块10连接，以根据接收的第一控制码执行对应支路的接通或关断，进而调节开关电容阵列2232的容抗值。如图4所示，开关电容阵列2232中可以包括多个相互并联的支路(如a、b、c、d和e)，其中每个支路都包括一个开关器件以及串联连接的电容器，其中开关器件可以包括MOS管等器件，各开关器件可以分别与控制码生成模块10连接，以根据第一控制码分别执行接通或关断操作。如上所述，第一控制码可以是由“0”和“1”组成的序列。其中接收到“0”码字的开关器件可以执行关断操作，其对应支路的电容器则不会被接入到电路中，接收到“1”的开关器件可以执行接通操作，其对应的支路的电容器则可以被接入到电路中，从而通过第一控制码可以对应的调整接入到电路中的电容器，以调节开关电容阵列2232的容抗值。并且基于该容抗值可以执行压控振荡器223的振荡频率的粗调节。
LC振荡器2233可以与调节模块222连接，以接收其输出的电压控制信号，并基于该电压控制信号调节可调电容的容抗值，从而执行压控振荡器223的振荡频率的精调节。通过上述电压控制信号可以被输入至Vtune节点处，通过电压控制信号中的电压值的大小可以调节可变电容capbank的容抗值，从而执行振荡频率的精调节，通过上述粗调节和精调节，可以执行压控振荡器的振荡频率的调节。由于粗调节的配置，可以实现振荡频率与第一信号的频率相接近，通过精调节可以快速且精确的输出与第一信号的频率相同的振荡频率。
输出驱动2234为压控振荡器223提供输出驱动电力，本领域技术人员可以根据需求进行设定，在此不进行赘述。
基于上述配置，压控振荡器可以实现基于第一控制码的粗调节，以及基于电压控制指令的精调节，压控振荡器223可以将其输出的第四信号直接经分频器23分频处理后反馈给鉴频鉴相器21，从而基于第三信号和第一信号的第一参数的差值进一步调节电压控制信号，直至该差值恒定时，压控振荡器的振荡频率即与第一信号相等。
图5示出根据本公开另一些实施例中的锁相环频率综合器中的调节模块的框图，以及图6示出根据本公开实施例通过图5示出的调节模块构成的锁相环频率综合器的结构示意图。
其中，调节模块22可以包括：电荷泵221、环路滤波器222、压控振荡器223和二分频器224。
其中，电荷泵221、环路滤波器222以及压控振荡器223的配置可以与上述实施例的配置相同，在此不进行详细说明。在本公开实施例中，可以将压控振荡器输出的振荡信号的称作第五信号，与其连接的二分频器224可以对第五信号的频率进行分频处理，得到第四信号，其中第四信号的频率为所述第五信号的频率的一半。
该第四信号再通过分频器23分频处理后反馈给鉴频鉴相器，从而基于第三信号和第一信号的第一参数的差值进一步调节电压控制信号，直至该第一参数的差值恒定时，二分频器输出的第四信号的频率即与第一信号的频率相等。另外，本公开实施例中的二分配器输出的信号(RX和TX)可以是分别提供给射频发射机和射频接收机的本振频率。
通过本公开实施例，可以实现信号的反馈调节，从而方便的实现压控振荡器的振荡频率的调节，并基于该振荡频率获得所需要的与第一信号频率相同的第二信号。
进一步地，图7示出根据本公开实施例的锁相环频率综合器的框图。其中，基于图1的实施例，还可以进一步包括参考时钟模块40，该参考时钟模块40可以分别与控制码生成模块10和所述锁相环20连接，并可以生成并输出所述第一信号。在通信系统需要调节本振信号时，可以适应的调节参考时钟模块40产生对应频率的第一信号，而后可以通过控制码生成模块10对锁相环20进行粗调，同时锁相环基于反馈调节实现振荡频率的精调节，直至输出与第一信号频率相同的第二信号。
综上所述，本公开实施例能够实现锁相环频率综合器快速锁定，在锁定过程中，相比传统结构该锁相环频率综合器能够省去自动频率校准器的锁定时间，使得锁相环频率综合器的锁定时间相比传统结构降低40％～70％；对于该锁相环频率综合器而言，进行频率粗调的过程就是将预设对应关系中的控制码直接赋值给锁相环，在频率粗调的过程中可以不开启AFC或开启很短的时间，因而降低了锁相环频率综合器的功耗。
另外，本公开实施例还提供了一种频率控制方法，其应用在如上述实施例所述的锁相环频率综合器中，方法相应的技术方案和描述可以参见锁相环频率综合器部分的相应记载，不再赘述。
图8示出根据本公开实施例的频率控制方法的流程图，其中可以包括：
S100：基于预设对应关系，利用控制码生成模块生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；
S200：通过锁相环基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同，其中所述频率包括频率；
其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。
在一种可能的实施例中，所述通过锁相环基于所述第一控制码执行信号的频率的锁定操作包括：
获取所述第一信号与反馈的第三信号之间的第一参数的差值，所述第一参数包括相位和频率；
基于所述差值和所述控制码调节振荡频率，以输出第四信号；
对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给锁相环的输入侧。
在一种可能的实施例中，所述通过锁相环基于所述第一控制码执行信号的频率的锁定操作包括：
获取所述第一信号与反馈的第三信号之间的第一参数的差值；
基于所述差值和所述控制码调节振荡频率，以输出第五信号；
通过二分频器对所述第五信号进行二分频处理，得到第四信号；
对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给锁相环的输入侧。
在一种可能的实施例中，所述方法还包括：
向所述锁相环23传输不同的第二控制码；
在锁相环执行锁定操作后，获取其输出的输出信号的频率；
基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。
综上所述，本公开实施例能够实现锁相环频率综合器快速锁定，在锁定过程中，相比传统结构该锁相环频率综合器能够省去自动频率校准器的锁定时间，使得锁相环频率综合器的锁定时间相比传统结构降低40％～70％；对于该锁相环频率综合器而言，进行频率粗调的过程就是将预设对应关系中的控制码直接赋值给锁相环，在频率粗调的过程中可以不开启AFC或开启很短的时间，因而降低了锁相环频率综合器的功耗。
本公开可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本公开的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是――但不限于――电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。
这里参照根据本公开实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本公开的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
Claims (10)
1.一种锁相环频率综合器，其特征在于，包括：
控制码生成模块，其配置为基于预设对应关系，生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；
锁相环，其配置为基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同；
其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。
2.根据权利要求1所述的锁相环频率综合器，其特征在于，所述锁相环还包括：
鉴频鉴相器，其配置为获取所述第一信号与反馈的第三信号之间的第一参数的差值，所述第一参数包括频率和相位；
调节模块，其分别与所述控制码生成模块和所述鉴频鉴相器连接，并基于所述差值和所述第一控制码调节其内的压控振荡器的振荡频率，以输出第四信号；
分频器，其配置为对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给所述鉴频鉴相器，
其中，所述第二信号为所述差值为恒定值时，基于所述调节模块输出的信号。
3.根据权利要求2所述的锁相环频率综合器，其特征在于，所述调节模块包括：
电荷泵，其配置为基于所述差值生成对应的电流控制信号；
环路滤波器，其配置为对所述电流控制信号执行滤波处理，并将滤波处理后的信号转换为电压控制信号；
压控振荡器，其基于所述电压控制信号和所述第一控制码调节其振荡频率，并输出所述第四信号。
4.权利要求2所述的锁相环频率综合器，其特征在于，所述调节模块包括：
电荷泵，其配置为基于所述差值生成对应的电流控制信号；
环路滤波器，其配置为对所述电流控制信号执行滤波处理，并将滤波处理后的信号转换为电压控制信号；
压控振荡器，其基于所述电压控制信号和所述第一控制码调节其振荡频率，并输出第五信号；
二分频器，其配置为对所述第五信号进行分频处理，得到所述第四信号，其中所述第四信号的频率为所述第五信号的频率的一半。
5.根据权利要求3或4所述的锁相环频率综合器，其特征在于，所述压控振荡器进一步配置为通过所述电压控制信号调节其内的可调电容的容抗值，以调节其所述振荡频率。
6.根据权利要求1所述的锁相环频率综合器，其特征在于，还包括：
参考时钟模块，其分别与所述控制码生成模块和所述锁相环连接，并输出所述第一信号。
7.根据权利要求1所述的锁相环频率综合器，其特征在于，所述控制码生成模块包括：
处理模块，其配置为向所述锁相环传输不同的第二控制码，并获取锁相环执行锁定操作后输出的输出信号的频率，并基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。
8.一种频率控制方法，其特征在于，包括：
基于预设对应关系，利用控制码生成模块生成与接收的第一信号对应的第一控制码，所述预设对应关系包括信号频率和控制码对应关系；
通过锁相环基于所述第一控制码执行信号的频率的锁定操作，使得锁定操作后输出的第二信号的频率与所述第一信号的频率相同；
其中，所述锁相环包括压控振荡器，并且所述控制码生成模块与所述压控振荡器内的开关电容阵列连接，以通过所述第一控制码调节所述开关电容阵列的容抗值。
9.根据权利要求8所述的方法，其特征在于，所述通过锁相环基于所述第一控制码执行信号的频率的锁定操作包括：
获取所述第一信号与反馈的第三信号之间的第一参数的差值，所述第一参数包括相位和频率；
基于所述差值和所述控制码调节振荡频率，以输出第四信号；
对所述第四信号进行分频处理得到所述第三信号，并将所述第三信号反馈给锁相环的输入侧。
10.根据权利要求8所述的方法，其特征在于，还包括：
向所述锁相环传输不同的第二控制码；
在锁相环执行锁定操作后，获取其输出的输出信号的频率；
基于所述第二控制码和对应的输出信号的频率建立所述预设对应关系。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115765459A (zh) * | 2023-01-05 | 2023-03-07 | 艾科微电子(深圳)有限公司 | Dc/dc转换器的控制电路、方法、dc/dc转换电路及电子设备 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN201608704U (zh) * | 2009-12-31 | 2010-10-13 | 上海集成电路研发中心有限公司 | 一种锁相环频率综合器 |
| CN102545894A (zh) * | 2010-12-16 | 2012-07-04 | 苏州顺芯半导体有限公司 | 锁相环快速频率定位的方法及装置 |
| CN102868399A (zh) * | 2012-10-11 | 2013-01-09 | 广州润芯信息技术有限公司 | 锁相环频率综合器和锁相环失锁检测及调节方法 |
| CN103187970A (zh) * | 2011-12-29 | 2013-07-03 | 国民技术股份有限公司 | 一种自动频率控制查找电路及其查找方法 |
| CN102545892B (zh) * | 2012-01-18 | 2015-03-11 | 上海华力微电子有限公司 | 一种宽频带锁相环频率综合器电路 |
| CN105071773A (zh) * | 2015-08-28 | 2015-11-18 | 桂林电子科技大学 | 一种尾流反馈宽调谐压控振荡器 |
-
2018
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN201608704U (zh) * | 2009-12-31 | 2010-10-13 | 上海集成电路研发中心有限公司 | 一种锁相环频率综合器 |
| CN102545894A (zh) * | 2010-12-16 | 2012-07-04 | 苏州顺芯半导体有限公司 | 锁相环快速频率定位的方法及装置 |
| CN103187970A (zh) * | 2011-12-29 | 2013-07-03 | 国民技术股份有限公司 | 一种自动频率控制查找电路及其查找方法 |
| CN102545892B (zh) * | 2012-01-18 | 2015-03-11 | 上海华力微电子有限公司 | 一种宽频带锁相环频率综合器电路 |
| CN102868399A (zh) * | 2012-10-11 | 2013-01-09 | 广州润芯信息技术有限公司 | 锁相环频率综合器和锁相环失锁检测及调节方法 |
| CN105071773A (zh) * | 2015-08-28 | 2015-11-18 | 桂林电子科技大学 | 一种尾流反馈宽调谐压控振荡器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115765459A (zh) * | 2023-01-05 | 2023-03-07 | 艾科微电子(深圳)有限公司 | Dc/dc转换器的控制电路、方法、dc/dc转换电路及电子设备 |
| CN115765459B (zh) * | 2023-01-05 | 2023-04-14 | 艾科微电子(深圳)有限公司 | Dc/dc转换器的控制电路、方法、dc/dc转换电路及电子设备 |
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