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CN108694903B - 阵列基板行驱动电路 - Google Patents

阵列基板行驱动电路 Download PDF

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Abstract

本发明涉及一种阵列基板行驱动电路。该电路包括级联的多个阵列基板行驱动单元；所述多个阵列基板行驱动单元包括未与有效显示区的扫描线连接的第一虚拟阵列基板行驱动单元和/或第二虚拟阵列基板行驱动单元，以及与有效显示区的扫描线连接的级联的多个普通阵列基板行驱动单元；第一虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之前，和/或第二虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之后；起始信号(STV)作为上一级的级传信号输入第一虚拟阵列基板行驱动单元，和/或作为下一级的级传信号输入第二虚拟阵列基板行驱动单元。本发明的阵列基板行驱动电路能够将残影行控制于非显示区域以实现异常关机消除残影。

Description

阵列基板行驱动电路
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板行驱动电路。
背景技术
阵列基板行驱动(Gate Driver On Array，GOA)电路，是将栅极驱动电路集成在显示面板的阵列基板上，以实现对扫描线(gate line)逐行扫描的一项技术。采用阵列基板行驱动技术，可以显著的减少外接芯片(IC)的使用量，从而降低了显示面板的生产成本以及功耗，并且能够实现显示装置的窄边框化。
但是，现有阵列基板行驱动电路无法满足异常关机快速插黑的需求。异常关机快速插黑，是指当芯片非正常状态下关闭，此时需要将所有扫描线全部打开，快速送入一个黑画面，以避免异常关机出现显示残影。
发明内容
因此，本发明的目的在于提供一种阵列基板行驱动电路，满足异常关机快速插黑的需求。
为实现上述目的，本发明提供了一种阵列基板行驱动电路，包括级联的多个阵列基板行驱动单元；所述多个阵列基板行驱动单元包括未与有效显示区的扫描线连接的第一虚拟阵列基板行驱动单元和/或第二虚拟阵列基板行驱动单元，以及与有效显示区的扫描线连接的级联的多个普通阵列基板行驱动单元；所述第一虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之前，和/或所述第二虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之后；起始信号作为上一级阵列基板行驱动单元的级传信号输入所述第一虚拟阵列基板行驱动单元，和/或起始信号作为下一级阵列基板行驱动单元的级传信号输入所述第二虚拟阵列基板行驱动单元。
其中，设n为自然数，所述级联的多个阵列基板行驱动单元中，第n级阵列基板行驱动单元包括：上拉控制模块，上拉模块，下拉控制模块，下拉模块，全局控制模块，以及复位模块；上拉控制模块用于接收上一级和/或下一级阵列基板行驱动单元的级传信号，控制上拉模块上拉第n级阵列基板行驱动单元的扫描信号输出端的电位；下拉控制模块用于控制下拉模块下拉扫描信号输出端的电位；全局控制模块用于控制扫描信号输出端的电位；复位模块用于复位扫描信号输出端的电位。
其中，所述上拉控制模块包括：
第一薄膜晶体管，其栅极连接第n－2级阵列基板行驱动单元的扫描信号输出端，源极和漏极分别连接正向扫描信号和第一节点；
第二薄膜晶体管，其栅极连接第n+2级阵列基板行驱动单元的扫描信号输出端，源极和漏极分别连接反向扫描信号和第一节点；
第五薄膜晶体管，其栅极连接第二节点，源极和漏极分别连接第一节点和低电平信号；
第七薄膜晶体管，其栅极连接高电平信号，源极和漏极分别连接第一节点和作为上拉控制模块的输出端连接上拉模块。
其中，所述上拉模块包括：第九薄膜晶体管，其栅极连接上拉控制模块的输出端，源极和漏极分别连接第n级时钟信号和扫描信号输出端。
其中，所述下拉控制模块包括：
第三薄膜晶体管，其栅极连接正向扫描信号，源极和漏极分别连接第n+1级时钟信号和第八薄膜晶体管的栅极；
第四薄膜晶体管，其栅极连接反向扫描信号，源极和漏极分别连接第n－1级时钟信号和第八薄膜晶体管的栅极；
第六薄膜晶体管，其栅极连接第一节点，源极和漏极分别连接第二节点和低电平信号；
第八薄膜晶体管，其源极和漏极分别连接第二节点和高电平信号；
第十二薄膜晶体管，其栅极连接全局控制信号，源极和漏极分别连接第二节点和低电平信号。
其中，所述下拉模块包括：第十薄膜晶体管，其栅极连接第二节点，源极和漏极分别连接扫描信号输出端和低电平信号。
其中，所述全局控制模块包括：第十一薄膜晶体管，其栅极连接全局控制信号，源极和漏极分别连接全局控制信号和扫描信号输出端。
其中，所述复位模块包括：第十三薄膜晶体管，其栅极连接复位信号，源极和漏极分别连接复位信号和第二节点。
其中，还包括第一电容，其两极分别连接第一节点和低电平信号。
其中，还包括第二电容，其两极分别连接第二节点和低电平信号。
综上，本发明的阵列基板行驱动电路能够将残影行控制于非显示区域以实现异常关机消除残影，能够实现异常关机时快速插黑。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其他有益效果显而易见。
附图中，
图1为本发明阵列基板行驱动电路一较佳实施例的GOA单元电路结构示意图；
图2为本发明阵列基板行驱动电路一较佳实施例的驱动架构示意图；
图3为本发明阵列基板行驱动电路一较佳实施例为实现快速插黑的时序设置示意图。
具体实施方式
参见图2，其为本发明阵列基板行驱动电路一较佳实施例的驱动架构示意图。本发明的GOA电路(阵列基板行驱动电路)主要包括级联的多个GOA单元(阵列基板行驱动单元)，在此实施例中，具体包括Dummy(虚拟)GOA_up单元，First(最初)GOA单元……Last(最终)GOA单元，以及Dummy GOA_down单元；所述多个GOA单元包括未与有效显示区(AA)的扫描线First gate line(最初扫描线)……Last gate line(最终扫描线)连接的虚拟GOA单元，即Dummy GOA_up单元和Dummy GOA_down单元，以及与有效显示区的扫描线对应连接的级联的多个普通GOA单元，即First GOA单元……Last GOA单元；Dummy GOA_up单元级联于多个普通GOA单元First GOA单元……Last GOA单元之前，Dummy GOA_down单元级联于多个普通GOA单元First GOA单元……Last GOA单元之后；起始信号STV作为上一级GOA单元的级传信号输入Dummy GOA_up单元，起始信号STV作为下一级GOA单元的级传信号输入Dummy GOA_down单元。
本发明不仅限于图2所示驱动架构，对于仅采用正向扫描的驱动架构，可以仅设置一个虚拟GOA单元，即Dummy GOA_up单元；对于仅采用反向扫描的驱动架构，可以仅设置一个虚拟GOA单元，即Dummy GOA_down单元。
本发明通过引入虚拟GOA单元，如图2中的Dummy GOA_up单元和Dummy GOA_down单元，将虚拟GOA单元接入正常级传，再切断虚拟GOA单元同有效显示区的连接，可以实现异常关机消除残影；本发明通过将起始信号STV接入虚拟GOA单元，将残影行控制于虚拟GOA单元。
如图1所示，其为本发明阵列基板行驱动电路一较佳实施例的GOA单元电路结构示意图，图1所示电路结构仅作为举例，其他适合本发明的电路结构也包含在本发明保护范围内。图2中的虚拟GOA单元(包括Dummy GOA_up单元和Dummy GOA_down单元)和普通(normal)GOA单元(包括First GOA单元……Last GOA单元)可以为图1所示电路结构。
第n级GOA单元主要包括：上拉控制模块1，上拉模块2，下拉控制模块3，下拉模块4，全局控制模块5，以及复位模块6；上拉控制模块1用于接收上一级和/或下一级阵列基板行驱动单元的级传信号，控制上拉模块2上拉第n级阵列基板行驱动单元的扫描信号输出端G(n)的电位；下拉控制模块3用于控制下拉模块4下拉扫描信号输出端G(n)的电位；全局控制模块5用于控制扫描信号输出端G(n)的电位；复位模块6用于复位扫描信号输出端G(n)的电位。
在此实施例中，上拉控制模块1主要包括薄膜晶体管NT1，NT2，NT5，及NT7；上拉模块2主要包括NT9；上拉控制模块1用于接收G(n－2)级和/或G(n+2)级GOA单元的级传信号，控制上拉模块2上拉扫描信号输出端G(n)的电位。下拉控制模块3主要包括NT3，NT4，NT6，NT8，及NT12；下拉模块4主要包括NT10；下拉控制模块3用于控制下拉模块4下拉扫描信号输出端G(n)的电位。全局控制模块5主要包括NT11，用于控制扫描信号输出端G(n)的电位。复位模块6主要包括NT13，用于复位控制扫描信号输出端G(n)的电位。本发明阵列基板行驱动电路还包括电容C1，以及电容C2，可用于保持电位。
在此实施例中，包含正/反向扫描功能，上拉控制模块1需要接收上一级和下一级阵列基板行驱动单元的级传信号。当进行正向扫描时，第1级GOA单元的上一级GOA单元为Dummy GOA_up单元，所输入级传信号为起始信号STV，其余第n级GOA单元的上一级GOA单元为第n－2级GOA单元，级传信号来自扫描信号输出端G(n－2)；当进行反向扫描时，最终级GOA单元的上一级GOA单元为Dummy GOA_down单元，所输入级传信号为起始信号STV，其余第n级GOA单元的上一级GOA单元为第n+2级GOA单元，级传信号来自扫描信号输出端G(n+2)。
根据GOA电路具体结构、驱动方式以及扫描方向等差异，如逐行扫描、隔行扫描，正向扫描和/反向扫描等，本发明GOA电路的级传信号也可以为其他信号或形式。
参见图3，其为异常关机后，本发明阵列基板行驱动电路一较佳实施例为实现快速插黑的时序(timing)设置示意图。异常关机后，在此较佳实施例中，起始信号由低电平信号VGL变成高电平信号VGH，时钟信号CK变为低电平信号VGL。
下面结合图1，图2及图3，说明本发明在异常关机时刻实现快速插黑的过程。对于Dummy GOA_up单元：起始信号STV接入图1所示电路中扫描信号输出端G(n-2)位置，FirstGOA单元输出接入图1所示电路中扫描信号输出端G(n+2)位置；在异常关机后，起始信号STV和正向扫描信号U2D为高电平信号VGH，导致Dummy GOA_up单元的节点Q电位为高电平信号VGH，打开NT9，将时钟信号CK的低电平信号VGL输入到扫描信号输出端G(n)，同时全局控制信号GAS1为高电平信号VGH，打开NT12及NT11，打开NT12将低电平信号VGL输入到NT10栅极，关闭NT10，打开NT11将高电平信号VGH输入扫描信号输出端G(n)；所以，对于Dummy GOA_up单元，NT11和NT9同时打开，扫描信号输出端G(n)输出为时钟信号CK和全局控制信号GAS1的短路分压，导致此处扫描信号输出端G(n)输出为0V左右。
对于First GOA单元：Dummy GOA_up单元的扫描信号输出端G(n)输出接入图1所示电路中扫描信号输出端G(n-2)位置，下一级GOA单元输出接入图1所示电路中扫描信号输出端G(n+2)位置；由前述可知，在异常关机后，Dummy GOA_up单元的扫描信号输出端G(n)输出为0V左右，正向扫描信号U2D为高电平信号VGH，导致First GOA单元的节点Q电位为0V左右，微开NT9，时钟信号CK少量低电平信号VGL输入到扫描信号输出端G(n)；同时全局控制信号GAS1为高电平信号VGH，打开NT12及NT11，导致NT10关闭，且打开NT11将高电平信号VGH输入扫描信号输出端G(n)；所以，对于First GOA单元，NT11打开，NT9微开，扫描信号输出端G(n)输入为少量时钟信号CK和全局控制信号GAS1短路分压，导致此处扫描信号输出端G(n)输出为偏VGH的正电压。
对于除First GOA单元和Dummy GOA_up单元以外的GOA单元，在异常关机后，由于扫描信号输出端G(n-2)均接入上一级GOA输入，所以工作方式可以参考First GOA单元，即GOA单元输出为偏VGH的正电压。
由于除Dummy GOA_up单元外的GOA单元(含First GOA单元)均输出偏VGH的正电压，有效显示区可以实现以上各级GOA单元的扫描线均打开，实现有效显示区显示行的快速插入黑画面。此时，只有Dummy GOA_up单元输出为0V左右，无法实现快速插黑，有残影风险，但由于Dummy GOA_up单元不接入有效显示区，所以不影响显示区域的快速插黑。
综上，本发明的阵列基板行驱动电路使用起始信号STV将残影行控制于起始信号STV接入行；通过起始信号STV接入虚拟GOA单元，再将虚拟GOA单元切断同有效显示区连接，将残影行控制于非显示区域；，能够实现异常关机时快速插黑。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims (7)

1.一种阵列基板行驱动电路，其特征在于，包括级联的多个阵列基板行驱动单元；所述多个阵列基板行驱动单元包括未与有效显示区的扫描线连接的第一虚拟阵列基板行驱动单元和/或第二虚拟阵列基板行驱动单元，以及与有效显示区的扫描线连接的级联的多个普通阵列基板行驱动单元；所述第一虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之前，和/或所述第二虚拟阵列基板行驱动单元级联于所述多个普通阵列基板行驱动单元之后；起始信号(STV)作为上一级阵列基板行驱动单元的级传信号输入所述第一虚拟阵列基板行驱动单元，和/或起始信号(STV)作为下一级阵列基板行驱动单元的级传信号输入所述第二虚拟阵列基板行驱动单元；
设n为自然数，所述级联的多个阵列基板行驱动单元中，第n级阵列基板行驱动单元包括：上拉控制模块(1)，上拉模块(2)，下拉控制模块(3)，下拉模块(4)，全局控制模块(5)，以及复位模块(6)；上拉控制模块(1)用于接收上一级和/或下一级阵列基板行驱动单元的级传信号，控制上拉模块(2)上拉第n级阵列基板行驱动单元的扫描信号输出端(G(n))的电位；下拉控制模块(3)用于控制下拉模块(4)下拉扫描信号输出端(G(n))的电位；全局控制模块(5)用于控制扫描信号输出端(G(n))的电位；复位模块(6)用于复位扫描信号输出端(G(n))的电位；
所述上拉控制模块(1)包括：
第一薄膜晶体管(NT1)，其栅极连接第n－2级阵列基板行驱动单元的扫描信号输出端(G(n－2))，源极和漏极分别连接正向扫描信号(U2D)和第一节点(Q)；
第二薄膜晶体管(NT2)，其栅极连接第n+2级阵列基板行驱动单元的扫描信号输出端(G(n+2))，源极和漏极分别连接反向扫描信号(D2U)和第一节点(Q)；
第五薄膜晶体管(NT5)，其栅极连接第二节点(P)，源极和漏极分别连接第一节点(Q)和低电平信号(VGL)；
第七薄膜晶体管(NT7)，其栅极连接高电平信号(VGH)，源极和漏极分别连接第一节点(Q)和作为上拉控制模块(1)的输出端连接上拉模块(2)；
所述上拉模块(2)包括：第九薄膜晶体管(NT9)，其栅极连接上拉控制模块(1)的输出端，源极和漏极分别连接第n级时钟信号(CK(n))和扫描信号输出端(G(n))；
在异常关机后，所述起始信号(STV)和正向扫描信号(U2D)为高电平信号(VGH)。
2.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉控制模块(3)包括：
第三薄膜晶体管(NT3)，其栅极连接正向扫描信号(U2D)，源极和漏极分别连接第n+1级时钟信号(CK(n+1))和第八薄膜晶体管(NT8)的栅极；
第四薄膜晶体管(NT4)，其栅极连接反向扫描信号(D2U)，源极和漏极分别连接第n－1级时钟信号(CK(n－1))和第八薄膜晶体管(NT8)的栅极；
第六薄膜晶体管(NT6)，其栅极连接第一节点(Q)，源极和漏极分别连接第二节点(P)和低电平信号(VGL)；
第八薄膜晶体管(NT8)，其源极和漏极分别连接第二节点(P)和高电平信号(VGH)；
第十二薄膜晶体管(NT12)，其栅极连接全局控制信号(GAS1)，源极和漏极分别连接第二节点(P)和低电平信号(VGL)。
3.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉模块(4)包括：第十薄膜晶体管(NT10)，其栅极连接第二节点(P)，源极和漏极分别连接扫描信号输出端(G(n))和低电平信号(VGL)。
4.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述全局控制模块(5)包括：第十一薄膜晶体管(NT11)，其栅极连接全局控制信号(GAS1)，源极和漏极分别连接全局控制信号(GAS1)和扫描信号输出端(G(n))。
5.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述复位模块(6)包括：第十三薄膜晶体管(NT13)，其栅极连接复位信号(Reset)，源极和漏极分别连接复位信号(Reset)和第二节点(P)。
6.如权利要求1所述的阵列基板行驱动电路，其特征在于，还包括第一电容(C1)，其两极分别连接第一节点(Q)和低电平信号(VGL)。
7.如权利要求1所述的阵列基板行驱动电路，其特征在于，还包括第二电容(C2)，其两极分别连接第二节点(P)和低电平信号(VGL)。
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