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CN108648714B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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CN108648714B CN201810757914.0A CN201810757914A CN108648714B CN 108648714 B CN108648714 B CN 108648714B CN 201810757914 A CN201810757914 A CN 201810757914A CN 108648714 B CN108648714 B CN 108648714B
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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括第一上拉节点控制电路、第二上拉节点控制电路、下拉节点控制电路、输出上拉电路和输出下拉电路；第一上拉节点控制电路在输入信号的控制下，控制第一上拉节点与第二电压端连接，在复位信号和/或下拉节点的电压信号的控制下，控制第一上拉节点与第一电压端连接；第二上拉节点控制电路在输入信号的控制下，控制第二上拉节点与输入端连接，在复位信号的控制下，控制第二上拉节点与第一电压端连接；下拉节点控制电路分别与所述下拉节点、所述第二上拉节点、所述第二电压端和第三电压端连接。本发明解决栅极驱动信号误输出的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
In cell(内嵌式)触摸显示装置在工作时，触控时间段持续的时间较长(毫秒量级)，在每个触控时间段后的第1行GOA(Gate On Array，设置于阵列基板上的栅极驱动)单元中的上拉节点PU的电位在所述触控时间段内会出现漏电现象，使得所述上拉节点PU的电压降低，会导致该行GOA单元的栅极驱动信号输出端输出的电压下降，甚至相应行栅线无法开启，使得像素充电受到影响。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的触控显示装置中的栅极驱动电路包括的移位寄存器单元中的上拉节点的电位在触控时间段由于漏电而降低，从而导致栅极驱动信号误输出的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括第一上拉节点控制电路、第二上拉节点控制电路、下拉节点控制电路、输出上拉电路和输出下拉电路，其中，
所述第一上拉节点控制电路分别与所述第一上拉节点、第一电压端、输入端、复位端、下拉节点和第二电压端连接，用于在所述输入端接入的输入信号的控制下，控制所述第一上拉节点与所述第二电压端连接，并用于在所述复位端输出的复位信号和/或所述下拉节点的电压信号的控制下，控制所述第一上拉节点与所述第一电压端连接；
所述第二上拉节点控制电路分别与所述第二上拉节点、所述第一电压端、所述输入端、所述复位端、所述下拉节点和第二电压端连接，用于在所述输入信号的控制下，控制所述第二上拉节点与所述输入端连接，在所述复位信号的控制下，控制所述第二上拉节点与所述第一电压端连接；
所述下拉节点控制电路分别与所述下拉节点、所述第二上拉节点、所述第二电压端和第三电压端连接，用于在所述第二上拉节点的电压信号的控制下控制所述下拉节点的电位；
所述输出上拉电路分别与所述第一上拉节点、时钟信号端、栅极驱动信号输出端连接，用于在所述第一上拉节点的电压信号的控制下，控制所述栅极驱动信号输出端与所述时钟信号端连接；
所述输出下拉电路分别与所述下拉节点、所述第三电压端和所述栅极驱动信号输出端连接，用于在所述下拉节点的电压信号的控制下，控制所述栅极驱动信号输出端与所述第三电压端连接。
实施时，所述第一上拉节点控制电路包括：
第一上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第一上拉节点连接；
第二上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接；以及，
第三上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接。
实施时，所述第二上拉节点控制电路包括：
第五上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第二上拉节点连接；以及，
第六上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第二上拉节点连接，第二极与所述第一电压端连接。
实施时，所述下拉节点控制电路包括：
第一下拉节点控制晶体管，栅极和第一极都与第二电压端连接，第二极与下拉控制节点连接；
第二下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第三电压端连接；
第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；以及，
第四下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
实施时，输出上拉电路包括：输出上拉晶体管，栅极与所述第一上拉节点连接，第一极与所述时钟信号端连接，第二极与所述栅极驱动信号输出端连接；以及，
存储电容，第一端与所述第一上拉节点连接，第二端与所述栅极驱动信号输出端连接。
实施时，所述输出下拉电路包括：输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接。
实施时，本发明所述的移位寄存器单元还包括输出复位电路；
所述输出复位电路分别与所述复位端、所述栅极驱动信号输出端和所述第三电压端连接，用于在复位阶段，在所述复位信号的控制下控制所述栅极驱动信号输出端与所述第三电压端连接。
实施时，所述输出复位电路包括：输出复位晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与第三电压端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在显示时间段包括的输入阶段，在输入端接入的输入信号的控制下，第一上拉节点控制电路控制第一上拉节点与第二电压端连接，第二上拉节点控制电路控制第二上拉节点与第二电压端连接，下拉节点控制电路在第二上拉节点的电压信号的控制下，控制下拉节点的电位为第一电平，输出上拉电路在所述第一上拉节点的电压信号的控制下控制栅极驱动信号输出端与时钟信号端连接；
在显示时间段包括的输出阶段，输出上拉电路自举拉升所述第一上拉节点的电位，输出上拉电路在所述第一上拉节点的电压信号的控制下控制所述栅极驱动信号输出端与所述时钟信号端连接；
在显示时间段包括的复位阶段，第一上拉节点控制电路在复位端输出的复位信号的控制下控制所述第一上拉节点与第一电压端连接，第二上拉节点控制电路在所述复位信号的控制下控制所述第二上拉节点与第一电压端连接；
在所述复位阶段和所述显示时间段包括的输出截止保持阶段，下拉节点控制电路在所述第二上拉节点的电压信号的控制下控制所述下拉节点与第三电压端连接，输出下拉电路在所述下拉节点的电压信号的控制下控制所述栅极驱动信号输出端与第三电压端连接。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：在触控时间段，向第一电压端提供反向电压，以控制第一上拉节点控制电路包括的第一极与第一上拉节点连接的晶体管的漏电流小于预定漏电流，并控制第二上拉节点控制电路包括的第一极与第二上拉节点连接的晶体管的漏电流小于所述预定漏电流。
实施时，所述移位寄存器单元还包括输出复位电路；所述移位寄存器单元的驱动方法包括：
在所述复位阶段，所述输出复位电路在所述复位信号的控制下，控制所述栅极驱动信号输出端与第三电压端连接。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置设置两个上拉节点：第一上拉节点和第二上拉节点，通过第一上拉节点控制栅极驱动信号输出，通过第二上拉节点控制下拉节点的电位，避免了现有技术中一个上拉节点和一个下拉节点相互制约而难以设置下拉节点控制电路中的晶体管的宽长比的情况发生；并本发明实施例所述的移位寄存器单元增加第一电压端，使得第一上拉节点控制电路和第二上拉节点控制电路都与第一电压端连接，可以通过在触控时间段调高第一电压端输出的电压来减小晶体管的漏电流，从而避免在触控时间段无法保持第一上拉节点的电位和第二上拉节点的电位而导致的误输出的问题。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明所述的移位寄存器单元的一具体实施例的电路图；
图5是本发明所述的移位寄存器单元的该具体实施例的工作时序图；
图6是本发明所述的栅极驱动电路的一具体实施例的结构图；
图7是本发明所述的栅极驱动电路的该具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元包括第一上拉节点控制电路11、第二上拉节点控制电路12、下拉节点控制电路13、输出上拉电路14和输出下拉电路15，其中，
所述第一上拉节点控制电路11分别与所述第一上拉节点PU1、第一电压端VD1、输入端INPUT、复位端RESET、下拉节点PD和第二电压端VD2连接，用于在所述输入端INPUT接入的输入信号的控制下，控制所述第一上拉节点PU1与所述第二电压端VD2连接，并用于在所述复位端RESET输出的复位信号和/或所述下拉节点PD的电压信号的控制下，控制所述第一上拉节点PU1与所述第一电压端VD1连接；
所述第二上拉节点控制电路12分别与所述第二上拉节点PU2、所述第一电压端VD1、所述输入端INPUT、所述复位端RESET、所述下拉节点PD和第二电压端VD2连接，用于在所述输入信号的控制下，控制所述第二上拉节点PU2与所述输入端INPUT连接，在所述复位信号的控制下，控制所述第二上拉节点PU2与所述第一电压端VD1连接；
所述下拉节点控制电路13分别与所述下拉节点PD、所述第二上拉节点PU2、所述第二电压端VD2和第三电压端VD3连接，用于在所述第二上拉节点PU2的电压信号的控制下控制所述下拉节点PD的电位；
所述输出上拉电路14分别与所述第一上拉节点PU1、时钟信号端CLK、栅极驱动信号输出端OUTPUT连接，用于在所述第一上拉节点PU1的电压信号的控制下，控制所述栅极驱动信号输出端OUTPUT与所述时钟信号端CLK连接；
所述输出下拉电路15分别与所述下拉节点PD、所述第三电压端VD3和所述栅极驱动信号输出端OUTPUT连接，用于在所述下拉节点PD的电压信号的控制下，控制所述栅极驱动信号输出端OUTPUT与所述第三电压端VD3连接。
本发明实施例所述的移位寄存器单元设置两个上拉节点：第一上拉节点PU1和第二上拉节点PU2，通过第一上拉节点PU1控制栅极驱动信号输出，通过第二上拉节点PU2控制下拉节点PD的电位，避免了现有技术中一个上拉节点和一个下拉节点相互制约而难以设置下拉节点控制电路13中的晶体管的宽长比的情况发生；并本发明实施例所述的移位寄存器单元增加第一电压端VD1，使得第一上拉节点控制电路11和第二上拉节点控制电路12都与第一电压端VD1连接，可以通过在触控时间段调高第一电压端VD1输出的电压来减小晶体管的漏电流，从而避免在触控时间段无法保持第一上拉节点PU1的电位和第二上拉节点PU2的电位而导致的误输出的问题。
由于现有的移位寄存器单元仅包括一个上拉节点，该上拉节点同时执行控制栅极驱动信号输出和控制下拉节点电位的工作，同时该上拉节点的电位也受该下拉节点的影响，从而会出现难以设置下拉节点控制模块中的晶体管的宽长比的情况，据此，本发明实施例所述的移位寄存器单元设置两个上拉节点，通过第一上拉节点控制栅极驱动信号输出，通过第二上拉节点控制下拉节点的电位，以解决上述问题。
具体的，所述第一上拉节点控制电路可以包括：
第一上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第一上拉节点连接；
第二上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接；以及，
第三上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接。
具体的，所述第二上拉节点控制电路可以包括：
第五上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第二上拉节点连接；以及，
第六上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第二上拉节点连接，第二极与所述第一电压端连接。
在图1所示的移位寄存器单元的实施例的基础上，如图2所示，所述第二电压端为输入高电压VDD的高电压端，所述第一电压端为输入第一低电压VSS’的第一低电压端；
所述第一上拉节点控制电路11包括：
第一上拉节点控制晶体管M1，栅极与所述输入端INPUT连接，漏极与所述输入高电压VDD的高电压端连接，源极与所述第一上拉节点PU1连接；
第二上拉节点控制晶体管M2，栅极与所述复位端RESET连接，漏极与所述第一上拉节点PU1连接，源极与所述输入第一低电压VSS’的第一低电压端连接；以及，
第三上拉节点控制晶体管M7，栅极与所述下拉节点PD连接，漏极与所述第一上拉节点PU1连接，第二极接入所述第一低电压VSS’；
所述第二上拉节点控制电路12包括：
第五上拉节点控制晶体管M1’，栅极与所述输入端INPUT连接，漏极接入所述高电压VDD，源极与所述第二上拉节点PU2连接；以及，
第六上拉节点控制晶体管M2’，栅极与所述复位端RESET连接，漏极与所述第二上拉节点PU2连接，源极接入所述第一低电压VSS’。
在图2所示的实施例中，以所有的晶体管都为n型晶体管为例说明，但是在实际操作上，如上晶体管也可以被替换为p型晶体管。
本发明如图2所示的移位寄存器单元的实施例在工作时，
在显示时间段包括的输入阶段，在INPUT接入的输入信号的控制下，M1打开，以使得PU1接入VDD，M1’打开，以使得PU2也接入VDD；
在显示时间段包括的复位阶段，在RESET接入的复位信号的控制下，M2打开，以使得PU1接入VSS’，M2’打开，以使得PU2也接入VSS’；
在触控时间段，将VSS’设置为反向电压，以控制M2的漏电流和M7的漏电流小于预定漏电流，并控制M2’的漏电流小于预定漏电流。
在图2所示的移位寄存器单元的实施例中，由于M2、M7和M2’都为n型晶体管，因此如果需要减小M2的漏电流、M7的漏电流和M2’的漏电流，则需要减小M2的栅源电压、M7的栅源电压和M2’的栅源电压，因此在触控时间段，需要提升VSS’的电位，例如，如果在显示时间段VSS’为-8V，则在触控时间段，可以将VSS’设置0V，以减小以上晶体管的栅源电压，进而减小在触控时间段漏电流，以维持PU1的电位和PU2的电位，防止在下一次进入显示时间段时由于晶体管漏电流而导致的下拉节点PD对第一上拉节点PU1和第二上拉节点PU2的控制能力太强，而导致PU1的电位和PU2的电位被PD拉低，从而造成栅极驱动电路完全失效的情况。
具体的，所述下拉节点控制电路可以包括：
第一下拉节点控制晶体管，栅极和第一极都与第二电压端连接，第二极与下拉控制节点连接；
第二下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第三电压端连接；
第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；以及，
第四下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
具体的，所述输出上拉电路可以包括：输出上拉晶体管，栅极与所述第一上拉节点连接，第一极与所述时钟信号端连接，第二极与所述栅极驱动信号输出端连接；以及，
存储电容，第一端与所述第一上拉节点连接，第二端与所述栅极驱动信号输出端连接。
具体的，所述输出下拉电路可以包括：输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接。
在图1所示的实施例的基础上，如图3所示，本发明实施例所述的移位寄存器单元还可以包括输出复位电路16；
所述输出复位电路16分别与所述复位端RESET、所述栅极驱动信号输出端OUTPUT和所述第三电压端VD3连接，用于在复位阶段，在所述复位信号的控制下控制所述栅极驱动信号输出端OUTPUT与所述第三电压端VD3连接。
具体的，所述输出复位电路可以包括：输出复位晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与第三电压端连接。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
图4是本发明所述的移位寄存器单元的一具体实施例的电路图，图4所示的移位寄存器单元为本发明实施例所述的栅极驱动电路包括的第N级移位寄存器单元，在第N行画面显示完之后(也即扫描了所述栅极驱动电路包括的第N级移位寄存器单元之后)，进入触控时间段，触控时间段结束后，继续扫描第N+1行移位寄存器单元；本发明实施例所述的栅极驱动电路中的第N+1级移位寄存器单元与第一时钟信号端CLK1连接。
如图4所示，本发明所述的移位寄存器单元的一具体实施例包括第一上拉节点控制电路11、第二上拉节点控制电路12、下拉节点控制电路13、输出上拉电路14、输出下拉电路15和输出复位电路16，其中，
所述第一上拉节点控制电路11包括：
第一上拉节点控制晶体管M1，栅极与所述输入端INPUT连接，漏极与所述输入高电压VDD的高电压端连接，源极与所述第一上拉节点PU1连接；
第二上拉节点控制晶体管M2，栅极与所述复位端RESET连接，漏极与所述第一上拉节点PU1连接，源极接入第一低电压VSS’；以及，
第三上拉节点控制晶体管M7，栅极与所述下拉节点PD连接，漏极与所述第一上拉节点PU1连接，源极接入所述第一低电压VSS’；
所述第二上拉节点控制电路12包括：
第五上拉节点控制晶体管M1’，栅极与所述输入端INPUT连接，漏极接入所述高电压VDD，源极与所述第二上拉节点PU2连接；以及，
第六上拉节点控制晶体管M2’，栅极与所述复位端RESET连接，漏极与所述第二上拉节点PU2连接，源极接入所述第一低电压VSS’；
所述下拉节点控制电路13包括：
第一下拉节点控制晶体管M9，栅极和漏极都接入高电压VDD，源极与下拉控制节点PDCN连接；
第二下拉节点控制晶体管M8，栅极与所述第二上拉节点PU2连接，漏极与所述下拉控制节点PDCN连接，源极接入第二低电压VSS；
第三下拉节点控制晶体管M5，栅极与所述下拉控制节点PDCN连接，漏极与接入高电压VDD，源极与所述下拉节点PD连接；以及，
第四下拉节点控制晶体管M6，栅极与所述第二上拉节点PU2连接，漏极与所述下拉节点PD连接，源极接入所述第二低电压VSS；
所述输出上拉电路14包括：输出上拉晶体管M3，栅极与所述第一上拉节点PU1连接，漏极与时钟信号端CLK连接，源极与栅极驱动信号输出端OUTPUT连接；以及，
存储电容C，第一端与所述第一上拉节点PU1连接，第二端与所述栅极驱动信号输出端OUTPUT连接；
所述输出下拉电路15包括：输出下拉晶体管M10，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极接入第二低电压VSS；
所述输出复位电路16包括：输出复位晶体管M4，栅极与所述复位端RESET连接，漏极与所述级栅极驱动信号输出端OUTPUT连接，源极接入第二低电压VSS。
在图4所示的具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
本发明如图4所示的移位寄存器单元的具体实施例采用了两个上拉节点：第一上拉节点PU1和第二上拉节点PU2，PU1用于控制M3的栅极，PU2用于控制M6的栅极和M8的栅极，来给PD和PDCN放电，通过PU2来控制PD的电位，但是PD不能控制PU2的放电，仅能通过M2’来实现PU2的放电，本发明实施例所述的移位寄存器单元的优点如下：两个上拉节点分立工作，只需要将M5的宽长比和M6的宽长比的比例设置的尽量小即可，可以避免因设计比例失调带来的OUTPUT失效高发现象或者栅极驱动信号输出能力不足的影响，受晶体管工艺波动的影响也小，GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)的信赖性高。同时在进行触控扫描的触控时间段内，VSS一直为-8V，将VSS’由低电平拉高，使得VSS’为0V，能够使得在触控时间段，M2的栅源电压、M7的栅源电压和M2’的栅源电压都为-8V，此时M2的漏电流、M7的漏电流和M2’的漏电流小至可以忽略，避免了PU1的电位和PU2的电位在触控时间段因大幅漏电而降低。
本发明如图4所示的移位寄存器单元的具体实施例在工作时，在显示时间段，VSS和VSS’都为-8V，在触控时间段，VSS’为0V，VSS为-8V。
如图5所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，在显示时间段，
在输入阶段t51，INPUT输入高电平，RESET输出低电平，CLK输出低电平，M1和M1’都打开，以使得PU1和PU2都接入VDD，M6和M8都打开，以控制PD的电位为低电平，M3打开，以使得OUTPUT与CLK连接，OUTPUT输出低电平；
在输出阶段t52，INPUT输入低电平，RESET输出低电平，CLK输出高电平，C自举拉升PU1的电位，M3打开，以使得OUTPUT与CLK连接，OUTPUT输出高电平；
在复位阶段t53，INPUT输入低电平，RESET输出高电平，CLK输出低电平，M2和M2’都打开，以将PU1的电位和PU2的电位拉低为-8V，PDCN的电被M9拉高为VDD，PD的电位被M5拉高为VDD，M4和M10都打开，以将OUTPUT输出的栅极驱动信号的电位拉低为-8V；
在输出截止保持阶段t54，INPUT输入低电平，RESET输出低电平，CLK间隔输出高电平、低电平，PD的电位为高电平，M10打开，以持续将OUTPUT输出的栅极驱动信号的电位拉低为-8V。
现有的移位寄存器单元仅采用一个上拉节点PU及输入第二低电压VSS的第二低电压端，也即现有的移位寄存器单元不包含图4中的M1’、M2’和输入第一低电压VSS’的第一低电压端，现有的栅极驱动电路在正常显示扫描时，当第N行移位寄存器单元的输入端输入高电平时(N为正整数)，第N行移位寄存器单元中的上拉节点的电位被拉高，而该上拉节点与M1的漏极、M2的漏极和M7的漏极都连接，对于传统LCD(Liquid Crystal Display，液晶显示器)使用较多的a-Si(非晶硅)薄膜晶体管来说，晶体管的栅源电压大约在-8V时，晶体管的漏电流最小，并且对于传统的OLED(有机发光二极管)显示器使用较多的LTPS TFT(低温多晶硅薄膜晶体管)来说，晶体管的栅源电压大约在-8V时，晶体管的漏电流最小，而如果晶体管的栅源电压为0V，则漏电流比较大。而对于内嵌式触控显示装置，触控时间段可能持续的时间大ms(毫秒)数量级，在触控时间段晶体管的漏电流导致的上拉节点的电压降低不可忽视。在现有的移位寄存器单元中，由于M5的漏极和M9的漏极直接接入直流高电压，所以下拉控制节点PDCN的电位和下拉节点PD的电位理论上可以一直拉高为高电平，但是实际工作时，通过输入端输入的输入信号对上拉节点充电后，下拉节点PD的电位能够被上拉节点通过M6拉低为低电平，因此在上拉节点PU和下拉节点PD的制约关系上要满足PU的电压更强。因此在设计M5的宽长比与M6的宽长比的比例时，一般将该比例设为1：A，A为正数，并A大于等于2而小于等于5。当该比例过小时，PU对PD的控制能力差，当PU的电位需要为高电平时，可能PD会对PU进行放电，造成PU的电位低，M3的开启效果差，影响栅极驱动信号输出端的输出能力。当该比例过大时，PU对PD的控制能力过强，会导致一行移位寄存器单元工作结束后，PU的电位本应为低电平，但是由于PD的放噪能力差，从而导致PU的电位持续为高电平，导致显示异常。在设计栅极驱动电路之前会模拟出一个合适的M5的宽长比与M6的宽长比的比例，但是工艺上的波动是难以预估和控制的，因此实际做出来的栅极驱动电路还是会有比例设计失衡的情况发生，尤其是应用到内嵌式触控显示产品中，即使正常扫描行的PU和PD制约能力平衡，但是由于触控时间段内PU的电位由于漏电而降低，会导致触控时间段之后的几行移位寄存器单元中的下拉节点PD对PU的控制能力过强，导致栅极驱动电路失效。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在显示时间段包括的输入阶段，在输入端接入的输入信号的控制下，第一上拉节点控制电路控制第一上拉节点与第二电压端连接，第二上拉节点控制电路控制第二上拉节点与第二电压端连接，下拉节点控制电路在第二上拉节点的电压信号的控制下，控制下拉节点的电位为第一电平，输出上拉电路在所述第一上拉节点的电压信号的控制下控制栅极驱动信号输出端与时钟信号端连接；
在显示时间段包括的输出阶段，输出上拉电路自举拉升所述第一上拉节点的电位，输出上拉电路在所述第一上拉节点的电压信号的控制下控制所述栅极驱动信号输出端与所述时钟信号端连接；
在显示时间段包括的复位阶段，第一上拉节点控制电路在复位端输出的复位信号的控制下控制所述第一上拉节点与第一电压端连接，第二上拉节点控制电路在所述复位信号的控制下控制所述第二上拉节点与第一电压端连接；
在所述复位阶段和所述显示时间段包括的输出截止保持阶段，下拉节点控制电路在所述第二上拉节点的电压信号的控制下控制所述下拉节点与第三电压端连接，输出下拉电路在所述下拉节点的电压信号的控制下控制所述栅极驱动信号输出端与第三电压端连接。
本发明实施例所述的移位寄存器单元的驱动方法通过第一上拉节点控制栅极驱动信号输出，通过第二上拉节点控制下拉节点的电位，避免了现有技术中一个上拉节点和一个下拉节点相互制约而难以设置下拉节点控制电路中的晶体管的宽长比的情况发生。
具体的，本发明实施例所述的移位寄存器单元的驱动方法还可以包括：在触控时间段，向第一电压端提供反向电压，以控制第一上拉节点控制电路包括的第一极与第一上拉节点连接的晶体管的漏电流小于预定漏电流，并控制第二上拉节点控制电路包括的第一极与第二上拉节点连接的晶体管的漏电流小于所述预定漏电流。
并本发明实施例所述的移位寄存器单元的驱动方法通过在触控时间段调高第一电压端输出的电压来减小第一上拉节点控制电路包括的第一极与第一上拉节点连接的晶体管的漏电流以及第二上拉节点控制电路包括的第一极与第二上拉节点连接的晶体管的漏电流，从而避免在触控时间段无法保持第一上拉节点的电位和第二上拉节点的电位而导致的误输出的问题
在具体实施时，所述移位寄存器单元还可以包括输出复位电路；所述移位寄存器单元的驱动方法包括：
在所述复位阶段，所述输出复位电路在所述复位信号的控制下，控制所述栅极驱动信号输出端与第三电压端连接。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
图6是本发明所述的栅极驱动电路的一具体实施例的结构图，本发明所述的栅极驱动电路包括的该具体实施例包括M级移位寄存器单元，M为正整数。
如图6所示，标号为GOA1的为所述栅极驱动电路包括的第一级移位寄存器单元，GOA1接入VSS和VSS’，并GOA1与第一时钟信号端CLK1连接，标号为OUT1的为GOA1的栅极驱动信号输出端，GOA1的输入端INPUT1接入起始信号STV；
标号为GOA2的为栅极驱动电路包括的第二级移位寄存器单元，GOA2接入VSS和VSS’，并GOA2与第二时钟信号端CLK2连接，标号为OUT2为GOA2的栅极驱动信号输出端，GOA2的输入端INPUT1与OUT1连接，标号为RESET2的为GOA2的复位端，OUT2与GOA1的复位端RESET1连接；
标号为GOAN-1的为所述栅极驱动电路包括的第N-1级移位寄存器单元，GOAN-1接入VSS和VSS’，并GOAN-1与第一时钟信号端CLK1连接，标号为OUTN-1为GOAN-1的栅极驱动信号输出端，标号为INPUTN-1的为GOAN-1的输入端，标号为RESETN-1的为GOAN-1的复位端；
标号为GOAN的为栅极驱动电路包括的第N级移位寄存器单元，GOAN接入VSS和VSS’，并GOAN与第二时钟信号端CLK2连接，标号为OUTN为GOAN的栅极驱动信号输出端，标号为INPUTN的为GOAN的输入端，标号为RESETN的为GOAN的复位端，INPUTN与OUTN-1连接，RESETN-1与OUTN连接；
标号为GOAN+1的为所述栅极驱动电路包括的第N+1级移位寄存器单元，GOAN+1接入VSS和VSS’，并GOAN+1与第一时钟信号端CLK1连接，标号为OUTN+1为GOAN+1的栅极驱动信号输出端，标号为INPUTN+1的为GOAN+1的输入端，标号为RESETN+1的为GOAN+1的复位端，INPUTN+1与OUTN连接，RESETN与OUTN+1连接；
标号为GOAM的为栅极驱动电路包括的第M级移位寄存器单元，GOAM接入VSS和VSS’，并GOAM与第二时钟信号端CLK2连接，标号为OUTM为GOAM的栅极驱动信号输出端，标号为INPUTM的为GOAM的输入端，标号为RESETM的为GOAM的复位端；
其中，N为正整数，N大于1并N+1小于M；
在图6所示的栅极驱动电路的具体实施例中，CLK1输出的第一时钟信号和CLK2输出第二时钟信号相互反相，并在第N行显示扫描结束之后(也即GOAN完成了栅极驱动扫描后)，进入触控时间段LHB，触控时间段LHB结束后，继续扫描第N+1行移位寄存器单元GOAN+1。
当图6中的栅极驱动电路包括的各级移位寄存器单元的结构如图4所示时，图7是本发明如图6所示的栅极驱动电路的具体实施例在工作时序图。
在图7中，PU1-N为GOAN中的第一上拉节点，PU1-N+1为GOAN+1中的第一上拉节点，VSS’为第一低电压。
如图7所示，在第一显示时间段TD1，扫描GOA1至GOAN，在第二显示时间段TD2，扫描GOAN+1至GOAM，在触控时间段LHB进行触控扫描，在触控时间段LHB，VSS’被拉升为0V，在第一显示时间段TD1和第二显示时间段TD2，VSS’为-8V。
并在第一显示时间段TD1、触控时间段LHB和第二显示时间段TD2，VSS一直保持为-8V。
由图7可知，本发明所述的栅极驱动电路的具体实施例在工作时，在触控时间段LHB，PU1-N的电位和PU1-N+1的电位能够维持为高电平，以使得LHB结束后，GOAN+1能够正常工作，OUTN+1能够正常输出栅极驱动信号。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括第一上拉节点控制电路、第二上拉节点控制电路、下拉节点控制电路、输出上拉电路和输出下拉电路，其中，
所述第一上拉节点控制电路分别与所述第一上拉节点、第一电压端、输入端、复位端、下拉节点和第二电压端连接，用于在所述输入端接入的输入信号的控制下，控制所述第一上拉节点与所述第二电压端连接，并用于在所述复位端输出的复位信号和/或所述下拉节点的电压信号的控制下，控制所述第一上拉节点与所述第一电压端连接；
所述第二上拉节点控制电路分别与所述第二上拉节点、所述第一电压端、所述输入端、所述复位端、所述下拉节点和第二电压端连接，用于在所述输入信号的控制下，控制所述第二上拉节点与所述输入端连接，在所述复位信号的控制下，控制所述第二上拉节点与所述第一电压端连接；
所述下拉节点控制电路分别与所述下拉节点、所述第二上拉节点、所述第二电压端和第三电压端连接，用于在所述第二上拉节点的电压信号的控制下控制所述下拉节点的电位；
所述输出上拉电路分别与所述第一上拉节点、时钟信号端、栅极驱动信号输出端连接，用于在所述第一上拉节点的电压信号的控制下，控制所述栅极驱动信号输出端与所述时钟信号端连接；
所述输出下拉电路分别与所述下拉节点、所述第三电压端和所述栅极驱动信号输出端连接，用于在所述下拉节点的电压信号的控制下，控制所述栅极驱动信号输出端与所述第三电压端连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉节点控制电路包括：
第一上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第一上拉节点连接；
第二上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接；以及，
第三上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一电压端连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉节点控制电路包括：
第五上拉节点控制晶体管，栅极与所述输入端连接，第一极与所述第二电压端连接，第二极与所述第二上拉节点连接；以及，
第六上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述第二上拉节点连接，第二极与所述第一电压端连接。
4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述下拉节点控制电路包括：
第一下拉节点控制晶体管，栅极和第一极都与第二电压端连接，第二极与下拉控制节点连接；
第二下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第三电压端连接；
第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第二电压端连接，第二极与所述下拉节点连接；以及，
第四下拉节点控制晶体管，栅极与所述第二上拉节点连接，第一极与所述下拉节点连接，第二极与所述第三电压端连接。
5.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，输出上拉电路包括：输出上拉晶体管，栅极与所述第一上拉节点连接，第一极与所述时钟信号端连接，第二极与所述栅极驱动信号输出端连接；以及，
存储电容，第一端与所述第一上拉节点连接，第二端与所述栅极驱动信号输出端连接。
6.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述输出下拉电路包括：输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压端连接。
7.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，还包括输出复位电路；
所述输出复位电路分别与所述复位端、所述栅极驱动信号输出端和所述第三电压端连接，用于在复位阶段，在所述复位信号的控制下控制所述栅极驱动信号输出端与所述第三电压端连接。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述输出复位电路包括：输出复位晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与第三电压端连接。
9.一种移位寄存器单元的驱动方法，应用于如权利要求1至8中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括：
在显示时间段包括的输入阶段，在输入端接入的输入信号的控制下，第一上拉节点控制电路控制第一上拉节点与第二电压端连接，第二上拉节点控制电路控制第二上拉节点与第二电压端连接，下拉节点控制电路在第二上拉节点的电压信号的控制下，控制下拉节点的电位为第一电平，输出上拉电路在所述第一上拉节点的电压信号的控制下控制栅极驱动信号输出端与时钟信号端连接；
在显示时间段包括的输出阶段，输出上拉电路自举拉升所述第一上拉节点的电位，输出上拉电路在所述第一上拉节点的电压信号的控制下控制所述栅极驱动信号输出端与所述时钟信号端连接；
在显示时间段包括的复位阶段，第一上拉节点控制电路在复位端输出的复位信号的控制下控制所述第一上拉节点与第一电压端连接，第二上拉节点控制电路在所述复位信号的控制下控制所述第二上拉节点与第一电压端连接；
在所述复位阶段和所述显示时间段包括的输出截止保持阶段，下拉节点控制电路在所述第二上拉节点的电压信号的控制下控制所述下拉节点与第三电压端连接，输出下拉电路在所述下拉节点的电压信号的控制下控制所述栅极驱动信号输出端与第三电压端连接。
10.如权利要求9所述的移位寄存器单元的驱动方法，其特征在于，还包括：在触控时间段，向第一电压端提供反向电压，以控制第一上拉节点控制电路包括的第一极与第一上拉节点连接的晶体管的漏电流小于预定漏电流，并控制第二上拉节点控制电路包括的第一极与第二上拉节点连接的晶体管的漏电流小于所述预定漏电流。
11.如权利要求9或10所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元还包括输出复位电路；所述移位寄存器单元的驱动方法包括：
在所述复位阶段，所述输出复位电路在所述复位信号的控制下，控制所述栅极驱动信号输出端与第三电压端连接。
12.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8中任一权利要求所述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。
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