CN108416179B - 一种负电容场效应晶体管中抑制随机掺杂效应的建模方法 - Google Patents
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Abstract
本发明公开了一种负电容场效应晶体管中抑制随机掺杂效应的建模方法。该方法提供了NC‑MOSFET的剖面结构，在传统MOSFET的金属栅极上添加一层氧化铪（HfO）作为铁电材料，实现负电容的集成制作。建立了NC‑MOSFET的串联等效电容模型，解析了器件的性能参数与负电容的数学关系，并根据电容分压原理，推导内部栅极的电压，明晰了内部电压放大的机制，通过计算C EQ，I DNC，SSNC和DIBLNC的标准差、偏度和峰度，实现了其抑制RDE效应的原理分析和建模。
Description
技术领域
本发明属于半导体集成器件设计及电子设计自动化领域，涉及一种负电容场效应晶体管中抑制随机掺杂效应的建模方法。
背景技术
随着MOSFET器件技术节点的持续缩小，纳米尺度互补金属氧化物半导体(CMOS)集成电路芯片诸多挑战。物联网和可穿戴设备等应用电子产品希望功耗尽量小，以延长电池寿命和节约能源，但是遇到的一个严重问题是芯片层面的功耗密度却急剧增加。其原因是MOSFET的电源电压本来应该随着技术节点的缩小而降低。然而，由于受到电源电压应大于MOSFET器件阈值电压的限制，电源电压缩放被限制到近阈值区域，一般就很难小于0.7V。这种限制是因为传统MOSFET的亚阈值斜率SS＞60mV/decade的限制，使得器件的阈值不能按比例持续降低。
为了解决这一问题，使用负电容场效应晶体管(NC-MOSFET)减小m因子，来达到减小SS至小于60mV/decade的情况，由于这个方法只需要在传统的MOSFET栅极上面通过铁电材料增加一个负电容，与原来的工艺技术可以较好的兼容，且工艺成本较低，被学术界和工业界认为是极好的解决功耗问题的方案。但是，为了将该器件做成集成电路芯片，需要对其性能进行建模和仿真分析，这就要用到等效电路模型。
此外，NC-MOSFET器件也同样受到原有MOSFET器件工艺波动引起的器件和电路性能变化影响，导致集成电路芯片性能和成品率降低。随机掺杂波动效应(RDE)是纳米MOSFET最重要的内在变异源之一，它对NC-MOSFET中RDE效应的影响还没有被阐述。
发明内容
针对现有技术的不足，本发明提供了一种负电容场效应晶体管中抑制随机掺杂效应的建模方法。
本发明解决问题所采取的技术方案如下：
计算具体工艺技术节点MOSFET器件掺杂浓度的标准偏差，通过集成电路器件及电路仿真软件HSPICE，扫描栅电压VGS，使其在0V至1V之间变化，并进行蒙特卡洛仿真，在不同栅电压下各产生5000个样本数据。
通过HSPICE软件，提取MOSFET的栅极电容CG，漏源电流ID,亚阈斜率SS，及阈值电压VT随VGS变化的均值、标准差、偏度和峰度，估计随机掺杂效应对MOSFET器件参数影响的程度。
选取氧化铪作为铁电材料，取其剩余极化值在1μC/cm2至5μC/cm2之间，矫顽电场在0.5MV/cm至1.0MV/cm之间，并使得该材料膜的厚度TFE在5nm-25nm之间，制作一个与MOSFET匹配的电容器，上述参数可以保证该电容器工作在负电容模式且不出现滞回效应。
根据公式
其中
计算得到该负电容的值，并将其串联到MOSFET的栅极后集成在MOSFET上，构成一个负电容MOSFET器件，称其为NC-FET器件。
构建NC-FET的等效电容模型，得到从外部栅极看进去的等效电容计算公式：
其中
并根据串联电容的分压公式得到内部栅极上电压VG与外部栅电压VGS的关系为：
在保持外部栅电压VGS在0V至1V之间不变的情况下，重新分析内部栅电压VG作用下MOSFET性能参数在随机掺杂效应影响下的CEQ、IDNC、SSNC＝SS/Av和DIBLNC＝DIBL/Av变化的均值、标准差、偏度以及峰度，并与未串联负电容时的值进行比较。
本发明的有益效果：本发明通过建立负电容和MOSFET的串联等效电容模型，解析了器件的性能与负电容的关系，并根据电容分压原理，推导内部栅极的电压放大的机制，确定了抑制RDE效应的原理。
附图说明
图1是本发明方法流程图。
图2是本发明的器件结构剖面图。
图3是NC-MOSFET从外部看对应的等效电容模型。
具体实施方式
本发明涉及一种将NC-MOSFET中原负电容建立数学简析关系表达并与标准MOSFET的栅电容进行等效建模，并计算内部栅电压和表面电势，进而获得内部电压放大倍数Av，从而建立NC-MOSFET器件性能参数对RDE效应进行抑制的解析关系表达，达到抑制随机掺杂效应的效果。
如图1所示，本发明的方法具体是：
计算具体工艺技术节点的MOSFET器件沟道掺杂浓度的标准偏差，作为估计RDE效应的计算依据。
通过集成电路器件及电路仿真软件HSPICE，扫描栅电压VGS，使其在0V至1V之间每隔0.1V变化测量一次，并进行蒙特卡洛仿真，在不同栅电压下各产生5000个样本数据。
通过HSPICE软件，提取MOSFET的栅极电容CG，漏源电流ID,亚阈斜率SS，及阈值电压VT随栅-源电压VGS变化的均值、标准差、偏度和峰度，估计RDE对MOSFET器件参数影响的程度。
选取氧化铪(HfO)作为铁电材料，取其剩余极化值(Pr)在1μC/cm2至5μC/cm2之间，矫顽电场(Ec)在0.5MV/cm至1.0MV/cm之间，并使得该材料膜的厚度TFE在5nm-25nm之间，制作一个与该MOSFET栅电容相匹配的电容器，且上述参数可以保证该电容工作在负电容(Negative Capacitance NC)模式且不出现滞回效应。见图2中，NC-MOSFET器件工艺采用标准的CMOS工艺制作，在原来器件金属栅极基础上添加一层氧化铪(HfO)作为铁电材料，实现NC-MOSFET。
根据公式
其中
计算得到该负电容的值，并将其集成在MOSFET的栅极后上，构成一个NC-MOSFET器件。
如图3所示，构建NC-MOSFET的等效电容模型，得到从外部栅极看进去的等效电容计算公式：
其中
其中，Cox表示栅氧化层电容，Cd表示MOSFET沟道耗尽层电容。并根据串联电容的分压公式得到内部栅极上电压VG与外部栅电压VGS的关系为：
由于CFE为负值，则VG>VGS,说明通过串联负电容之后，内部栅电压提升，并设放大倍数为
在保持外部栅电压VGS在0V至1V之间不变的情况下，重新分析内部栅电压VG作用下MOSFET性能参数受RDE影响的CEQ，IDNC,SSNC＝SS/Av和DIBLNC＝DIBL/Av等参数(其中IDNC表示NC-MOSFET的沟道电流，SSNC表示NC-MOSFET的亚阈斜率，DIBL表示漏致势垒降低，它们均为MOSFET器件的重要性能参数)变化的均值、标准差、偏度和峰度，并与未串联负电容时的值进行比较，确认其相对标准差在多大程度上比原来小，偏度和峰度变化有利于正态分布，说明这种方法抑制RDE效应的正确性。
本领域的普通技术人员应当认识到，以上实施步骤和方案仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施步骤和方案的变化、变形都将落在本发明的保护范围内。
Claims (1)
1.一种负电容场效应晶体管中抑制随机掺杂效应的建模方法，其特征在于：
计算具体工艺技术节点MOSFET器件掺杂浓度的标准偏差，通过集成电路器件及电路仿真软件HSPICE，扫描栅电压VGS，使其在0V至1V之间变化，并进行蒙特卡洛仿真，在不同栅电压下各产生5000个样本数据；
通过HSPICE软件，提取MOSFET的栅极电容CG，漏源电流ID,亚阈斜率SS，及阈值电压VT随VGS变化的均值、标准差、偏度和峰度，估计随机掺杂效应对MOSFET器件参数影响的程度；
选取氧化铪作为铁电材料，取其剩余极化值在1μC/cm2至5μC/cm2之间，矫顽电场在0.5MV/cm至1.0MV/cm之间，并使得该材料膜的厚度TFE在5nm-25nm之间，制作一个与MOSFET匹配的电容器，上述参数可以保证该电容器工作在负电容模式且不出现滞回效应；
根据公式
其中
计算得到该负电容的值，并将其串联到MOSFET的栅极后集成在MOSFET上，构成一个负电容MOSFET器件，称其为NC-FET器件，其中Ec表示矫顽电场，Pr表示剩余极化值；
构建NC-FET的等效电容模型，得到从外部栅极看进去的等效电容计算公式：
其中
Cox表示栅氧化层电容，CD表示MOSFET沟道耗尽层电容，并根据串联电容的分压公式得到内部栅极上电压VG与外部栅电压VGS的关系为：
在保持外部栅电压VGS在0V至1V之间不变的情况下，重新分析内部栅电压VG作用下MOSFET性能参数在随机掺杂效应影响下的CEQ、IDNC、SSNC＝SS/Av和DIBLNC＝DIBL/Av变化的均值、标准差、偏度以及峰度，并与未串联负电容时的值进行比较，其中IDNC表示负电容场效应晶体管的沟道电流，SSNC表示负电容场效应晶体管的亚阈斜率，DIBL表示漏致势垒降低，Av表示内部电压放大倍数，DIBLNC表示负电容场效应晶体管的漏致势垒降低效应。
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