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CN108231666B - 具有集成电子熔丝的半导体装置及其形成方法 - Google Patents

具有集成电子熔丝的半导体装置及其形成方法 Download PDF

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CN108231666B CN201711275244.0A CN201711275244A CN108231666B CN 108231666 B CN108231666 B CN 108231666B CN 201711275244 A CN201711275244 A CN 201711275244A CN 108231666 B CN108231666 B CN 108231666B
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Abstract

本发明涉及集成电子熔丝，其中，一种半导体装置包括位于互连结构上方并横向偏离该互连结构的金属薄膜例如eFUSE或精密电阻器。第一介电层设于该互连结构上方以及可选地于该金属薄膜下方，并用以在图案化该金属薄膜期间防止蚀刻该互连结构。穿过设于该金属薄膜上方及该互连上方的第二介电层建立至该金属薄膜及该互连的接触。

Description

具有集成电子熔丝的半导体装置及其形成方法
技术领域
本申请通常涉及半导体装置，尤其涉及具有电子可编程熔丝(electronicallyprogrammable fuse；eFUSE)的半导体装置及其制造方法。
背景技术
电子可编程熔丝(eFUSE)在集成电路(integrated circuit；IC)中被用作被动装置以针对不同的功能编程电路。为降低制造成本，芯片上的晶体管及其它元件可与其它晶体管、存储器(memory)阵列及类似物(包括用于编程的链接组件)初始连接。在完成标准化半导体芯片以后，利用输入数据可客制化该芯片(也就是，编程)。
使用eFUSE编程通常包括使大电流通过该eFUSE，以断开该eFUSE结构，从而导致永久电性开路。eFUSE也可经配置以电性修复IC产品内的故障。eFUSE使用电迁移来形成开路以及修复。
在编程期间，对于给定的施加电压，如果eFUSE电阻(R)太高，电流可能不足以熔断熔丝且装置功能不会如期望那样实现。因此，期望至原始制造的eFUSE的电性连接稳健，以允许高效且有效地编程集成电路。
在许多装置架构中，同时形成至eFUSE及其它IC元件的电性连接。几何效应、蚀刻选择性以及其它因素为成功集成eFUSE架构与其它IC架构带来挑战。例如，在同时蚀刻eFUSE接触与晶体管沟槽硅化物接触期间，已观察到eFUSE金属薄膜的过蚀刻(或刨削(gouging))。
发明内容
需要改进的结构及方法以在IC制造流程中集成eFUSE及其它金属薄膜架构。依据本申请的实施例，一种半导体装置包括：互连结构，设于该互连结构的暴露表面上方的第一介电层，可选地设于该第一介电层上方并横向偏离该互连结构的图案化金属薄膜，以及设于该图案化金属薄膜上方以及于横向偏离该图案化金属薄膜的该第二介电层的暴露表面上方(也就是，该互连结构上方)的第二介电层。
一种形成半导体装置的方法包括：在互连结构的暴露表面上方形成第一介电层，横向偏离该互连结构形成图案化金属薄膜，以及在该图案化金属薄膜上方及该互连结构上方(也就是，直接在该第一介电层的一部分上方)形成第二介电层，以使位于该图案化金属薄膜上方的该第二介电层的厚度及蚀刻速率与位于该互连结构上方的该第一介电层及该第二介电层的组合厚度及组合蚀刻速率相差小于25％。
蚀刻第一过孔开口穿过该第二介电层，以暴露该图案化金属薄膜的顶部表面，以及蚀刻第二过孔开口穿过该第二介电层，以暴露该互连结构的顶部表面。在该第一过孔开口内形成与该图案化金属薄膜电性接触的第一接触，以及在该第二过孔开口内形成与该互连结构电性接触的第二接触。在蚀刻期间，位于该互连结构上方的该第二介电层及该第一介电层的平均蚀刻速率是位于该图案化金属薄膜上方的该第二介电层的平均蚀刻速率的25％以内。
一种半导体装置包括：设于互连结构的暴露表面上方的第一介电层，横向偏离该互连结构的图案化金属薄膜，以及设于该图案化金属薄膜上方以及于横向偏离该图案化金属薄膜的该第一介电层的暴露表面上方的第二介电层。第一接触延伸穿过该第二介电层并与该图案化金属薄膜电性接触。第二接触延伸穿过该第二介电层及该第一介电层并与该互连结构电性接触，其中，位于该图案化金属薄膜上方的该第二介电层的厚度与位于该互连结构上方的该第一介电层及该第二介电层的组合厚度相差小于25％。
附图说明
下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：
图1显示包括eFUSE金属薄膜及沟槽硅化物接触的比较半导体装置的一部分的示意剖视图；
图2显示在接触形成之前的图1的金属薄膜架构的透射电子显微镜(transmissionelectron microscope；TEM)显微照片；
图3显示图1的金属薄膜刨削(gouging)的TEM显微照片；
图4显示依据各种实施例用以共集成金属薄膜与设于芯片的不同层级上的互连结构例如沟槽硅化物结构的制造流程图；
图5A显示在沟槽硅化物制程之后的半导体装置架构的示意剖视图；
图5B显示在图5A的结构上方形成沟槽硅化物覆盖层；
图5C显示在该沟槽硅化物覆盖层上方形成金属薄膜；
图5D显示图案化金属薄膜及部分蚀刻的沟槽硅化物覆盖层；
图5E显示在该图案化金属薄膜及该沟槽硅化物覆盖层上方形成另一个覆盖层；
图5F显示在图5E的结构上方设置平坦化接触层级介电层；
图5G显示形成穿过该接触层级介电层及覆盖层至该半导体装置的第一区域中的该图案化金属薄膜以及至该半导体装置的第二区域中的该沟槽硅化物互连结构的接触过孔；
图5H显示在该接触过孔内形成互连结构；
图6显示依据各种实施例包括eFUSE金属薄膜及沟槽硅化物接触的半导体装置的一部分的示意剖视图；
图7显示依据各种实施例在接触形成之前的图6的金属薄膜架构的TEM显微照片；以及
图8是对应图6的结构的TEM显微照片，显示设于eFUSE金属薄膜上方的接触区。
具体实施方式
现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。
应当了解，所揭示的方法及结构可结合各种半导体装置架构使用，以在集成电路的制造流程中成功纳入金属薄膜结构。示例装置架构包括但不限于存储器装置、电阻器、电容器、二极管、整流器，以及其它半导体装置，例如晶闸管(thyristor)、金属-半导体场效应晶体管、金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field effecttransistor；MOSFET)、鳍式场效应晶体管(fin field effect transistor；FinFET)、肖特基能障(Schottky barrier)MOSFET以及双极结型晶体管。另外，尽管在eFUSE金属薄膜的背景下说明各种实施例，但应当了解，可将该金属薄膜结构配置为其它导电结构，例如精密电阻器。
图1显示比较半导体装置的一部分的示意剖视图。在所示装置中，互连结构20延伸穿过层间介电质12以与下方装置结构(未显示)建立电性接触。互连结构20可包括任意合适的导电结构例如沟槽硅化物(trench silicide；TS)，如本领域技术人员所已知。
在层间介电质12及互连结构20的暴露部分上方沉积沟槽硅化物覆盖层32。在这样的比较架构中，接着在沟槽硅化物覆盖层32上方沉积金属薄膜42，并利用光刻及蚀刻技术对其图案化，以定义eFUSE的形状。金属薄膜42的该蚀刻可蚀刻未被金属薄膜42覆盖的沟槽硅化物覆盖层的部分，以使其厚度(tetch)小于直接位于金属薄膜42下方的沟槽硅化物覆盖层32的厚度(t0)，如图1中所示。
在蚀刻金属薄膜42以后，在图案化金属薄膜42上方以及沟槽硅化物覆盖层32的暴露部分上方沉积接触层级介电层62。图2中显示在图案化金属薄膜42并沉积接触层级介电层62以后的示例装置结构的剖切透射电子显微镜(TEM)显微照片。
请再参照图1，在该装置的第一区域(I)内，在接触层级介电层62中形成过孔开口70A，以暴露金属薄膜42。在该装置的第二区域(II)内，在接触层级介电层62中及下方覆盖层32中形成过孔开口70B，以暴露互连结构20。
可使用第一蚀刻化学以在接触层级介电层62中形成开口70A及70B，同时可通过使用不同于该第一蚀刻化学的第二蚀刻化学的额外蚀刻自开口70B内移除覆盖层32，以暴露互连结构20的顶部表面。不过，由于用以蚀刻覆盖层32的该蚀刻化学对金属薄膜42通常不具有选择性，因此用以暴露互连结构20的在该第二区域(II)内的过孔开口70B中的覆盖层32的蚀刻可在特定程度上不合期望地引起金属薄膜42的蚀刻，从而引起该第一区域(I)中的过孔开口70A内的金属薄膜42的刨削。金属薄膜42在该第一区域(I)中形成为eFUSE的部分。
在定义过孔开口70A、70B以后，在该过孔开口内形成互连结构80(也被称为扩散接触(diffusion contact；CA))。图3中显示TEM显微照片，显示位于该第一区域(I)内的互连结构80，其延伸穿过接触层级介电层62并与金属薄膜42建立接触。由于用以移除覆盖层32的该蚀刻制程(执行此制程以确保暴露互连结构20的位于该第二区域中的完全开放的过孔70B)，显而易见金属薄膜42具有显著刨削。因此，该过孔开口蚀刻可能移除该第一区域(I)中的金属薄膜42的厚度的较大部分，且在一些情况下超过90％。
金属薄膜42的刨削可显著减少界面面积(interfacial area)并相应增加互连结构80与金属薄膜42之间的电阻。尤其，如果完全蚀刻穿过金属薄膜42，互连结构80的底部表面将接触覆盖层32而不是金属薄膜42，且仅互连结构80的侧壁表面会与金属薄膜42建立电性接触。
另外，也如图3所示，接触层级介电层62的材料可沿互连结构80的侧壁设于互连结构80与金属薄膜42之间，从而进一步促进该导电元件之间的电阻增加。箭头(A)标示设于互连结构80与金属薄膜42之间的接触层级介电层62的材料。
本文中揭示一种改进的结构以及相关方法，以依据特定实施例促进金属薄膜(例如用以形成eFUSE的金属薄膜)与设于芯片的不同层级上的互连结构(例如，沟槽硅化物结构)的共集成。该架构及相应的制造流程支持金属薄膜的一部分的光刻、蚀刻以及剥离，以形成例如eFUSE或精密电阻器结构。另外，该改进结构支持稳健的过孔开口制程，由此可形成至该金属薄膜及相邻互连结构两者的顶部表面的接触过孔，而不刨削该金属薄膜。
图4的流程图中总结一个示例制程，其包含使用位于该互连结构上方以及可选地设于该金属薄膜(RM)下方的第一覆盖层(TS覆盖层)、以及位于该金属薄膜上方及该互连结构上方的第二覆盖层(RM覆盖层)，而图5A至图5H中示意显示该示例制程的各种步骤。
图5A中显示在沟槽硅化物制程(对应图4中的步骤710)之后的半导体装置架构的示意剖视图，在该制程中，在层间介电质120内设置互连结构200。图5B显示在图5A中所示的平坦化结构上方形成第一覆盖层320(TS覆盖层)，对应图4中的步骤720。在特定实施例中，在层间介电质120及互连结构200的暴露表面上方沉积一覆被(blanket)覆盖层320。
第一覆盖层320可包括介电材料，例如氮化硅(Si3N4)或硅碳氮化物(SiCN)。第一覆盖层320适于抑制金属原子例如铜的扩散，并且还具有低漏电流。因此，第一覆盖层320可被用作含金属结构(例如，线及过孔)与介电层之间的扩散阻挡层，以防止金属原子扩散至介电材料中。第一覆盖层320在后续制程步骤期间也可被用作钝化层或蚀刻停止层且可保护下方的互连结构200。
可使用各种方法来形成第一覆盖层320，包括等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)(例如，使用SiH4、CH4及NH3作为前驱气体)或高密度等离子体化学气相沉积(high density plasma chemical vapordeposition；HDP CVD)(例如，使用SiH4、C2H4及N2作为前驱气体)。原始沉积的第一覆盖层320的厚度可在从5至35纳米的范围内变化，例如5、10、15、20、25、30或35纳米，包括在任意上述值之间的范围。
在各种实施例中，较佳地，第一覆盖层320是薄的，例如薄于该比较布局(图1)中所使用的覆盖层32，但足够厚，以在后续光刻、蚀刻及剥离邻近该互连结构(例如，在覆盖层320的顶部上)所形成的金属薄膜期间保护下方互连结构200，以及层间介电质120。第一覆盖层320具有原始沉积厚度(t0)。
接着，如图5C中所示，在第一覆盖层320上方形成金属薄膜420，对应图4中的步骤730。请参照图5D，对应图4的步骤740，通过使用光刻及蚀刻技术，图案化金属薄膜420，以在该装置的第一区域(I)内形成例如eFUSE或精密电阻器的几何结构。在横向邻近该第一区域(I)的该装置的第二区域(II)内，移除金属薄膜420，以暴露第一覆盖层320，其可在移除该第二区域(II)内的金属薄膜420期间被部分移除。
作为用以图案化金属薄膜420的该蚀刻的结果，与金属薄膜420相邻的第一覆盖层320的蚀刻后厚度(tetch)可小于原始沉积厚度(t0)。例如，第一覆盖层320的厚度可降低10至50％，例如10、20、30、40或50％，包括在任意上述值之间的范围。该厚度降低可取决于金属薄膜420的初始厚度、该蚀刻的选择性、第一覆盖层320的组成及密度，以及用以图案化金属薄膜420的总蚀刻时间的其中一种或多种。在任何情况下，互连结构200仍会被第一覆盖层320的剩余部分保护。
金属薄膜420(也被称为RM)可包括金属硅化物例如硅化钨，WSix。金属薄膜420可具有±5x10-6/℃的电阻热系数(thermal coefficient of resistance；TCR)变化率。金属薄膜420的厚度可在从10至40纳米的范围内变化，例如10、15、20、25、30、35或40纳米，包括在任意上述值之间的范围，且可由该金属薄膜的所需电阻以及/或者所需的熔丝熔断电压确定。
在蚀刻以图案化金属薄膜420期间，期望避免蚀刻互连结构200。在各种实施例中，第一覆盖层320保护下方的互连结构200免予暴露于用以移除该金属薄膜的蚀刻化学。尽管在选择性蚀刻制程期间第一覆盖层320可能被部分蚀刻，但第一覆盖层320适于保护下方互连结构200、以及层间介电质120。
接着，请参照图5E，对应图4中的步骤750，在蚀刻金属薄膜420以定义该eFUSE的几何结构以后，在该第一区域(I)内的图案化金属薄膜420上方例如直接在金属薄膜420上方以及在该第二区域(II)内的第一覆盖层320上方例如直接在第一覆盖层320上方形成第二覆盖层520(RM覆盖层)。
如此，第二覆盖层520设于图案化金属薄膜420上方以及互连结构200上方，而第一覆盖层320设于互连结构200上方并可选地设于图案化金属薄膜420下方。原始沉积的第二覆盖层520的厚度可在从5至35纳米的范围内变化，例如5、10、15、20、25、30或35纳米，包括在任意上述值之间的范围。
在各种实施例中，位于该第二区域(II)内(也就是，在互连结构200上方)的第二覆盖层520及第一覆盖层320的总厚度(tcap)相当于位于该第二区域(II)内(也就是，在图1的比较架构中的互连结构20上方)的覆盖层32的厚度(tcap)。在各种实施例中，位于该第二区域(II)内的第二覆盖层520及第一覆盖层320的平均蚀刻速率相当于位于图1中的该第二区域(II)内的覆盖层32的平均蚀刻速率。该互连结构上方的覆盖层厚度以及/或者该互连结构上方的层的平均蚀刻速率的此对等允许用于该比较结构的蚀刻制程以最小修改用于该发明结构中。例如，该第二区域(II)内的第二覆盖层520及第一覆盖层320的总厚度(tcap)可在从10至70纳米的范围内变化，例如10、20、30、40、50、60或70纳米，包括在任意上述值之间的范围。
可以如上关于第一覆盖层320的形成所述的方式形成第二覆盖层520。例如，第二覆盖层520可包括介电材料例如氮化硅(例如，Si3N4)或硅碳氮化物(SiCN)。用以形成第二覆盖层520的材料可与用以形成第一覆盖层320的材料相同。依据示例实施例，第二覆盖层520及第一覆盖层320分别包括Si3N4或SiCN，其可简化用以穿过这些层蚀刻过孔开口的制程，如下面进一步说明。
如图5F中所示(步骤760)，在第二覆盖层520上方沉积接触层级介电层620并平坦化。例如，接触层级介电层620可包括二氧化硅或氮氧化硅。接触层级介电层620可利用例如四乙氧基硅烷(tetraethylorthosilicate；TEOS)作为前驱体通过CVD形成且可包括二氧化硅(SiO2)。接触层级介电层620的厚度可在从50至150纳米的范围内变化，例如50、100或150纳米，包括在任意上述值之间的范围。在各种实施例中，用以形成接触层级介电层620的材料不同于用以形成第一覆盖层320及第二覆盖层520的材料，以例如在蚀刻过孔开口期间，接触层级介电层620以大于第一覆盖层320及第二覆盖层520的蚀刻速率的速率蚀刻。例如在接触图案化之前，可使用可选的化学机械抛光(chemical mechanical polishing；CMP)步骤来平坦化接触层级介电层620。
在步骤770，过孔开口700A经图案化并蚀刻穿过接触层级介电层620及第二覆盖层520，以暴露位于该装置的该第一区域(I)内的金属薄膜420，以及过孔开口700B经图案化并蚀刻穿过接触层级介电层620、第二覆盖层520及第一覆盖层320，以暴露位于该装置的该第二区域(II)内的互连结构200。如下面进一步详细说明，该接触过孔蚀刻可减少金属薄膜420的刨削，从而过孔开口700A延伸穿过第一区域(I)内的图案化金属薄膜420的小于50％的厚度，有时更小(图5G)。
与该比较结构相比，在该第一区域(I)中的过孔开口700A的形成以及在该第二区域(II)中的过孔开口700B的形成分别包括蚀刻穿过接触层级介电层620以及至少第二覆盖层520。依据特定实施例，在该第一区域及第二区域内的过孔开口700A、700B的形成可同时执行。
过孔开口700A、700B可通过本领域技术人员已知的光刻及蚀刻制程形成。例如，蚀刻掩膜例如光阻层(未显示)可沉积于接触层级介电层620的上表面上，曝光于辐射图案，并接着通过光阻显影剂显影。
依据各种实施例，用以形成过孔开口700A、700B的该蚀刻步骤可包括单个蚀刻步骤或多个蚀刻步骤。在多步骤制程中，在该第一区域(I)与该第二区域(II)两者中的接触层级介电层620的蚀刻可通过第一蚀刻步骤执行。例如，该第一蚀刻步骤可包括反应离子蚀刻，且可通过使用合适的蚀刻化学执行，例如氨(NH3)与三氟化氮(NF3)的混合物，或CF4及O2混合H2及N2气体。在特定的实施例中，可使用包括从1:1摩尔比(molar ratio)至3:1摩尔比的氨与三氟化氮的气体混合物。
在第一蚀刻步骤中蚀刻穿过接触层级介电层620以后，通过第二蚀刻步骤可执行该第一区域及第二区域内的第二覆盖层520的蚀刻以及该第二区域(II)内的第一覆盖层320的蚀刻。例如，该第二蚀刻步骤可包括使用合适的化学例如基于NF3的蚀刻化学(例如，NF3与O2的混合物或NF3与Ar的混合物)的过孔开口的反应离子蚀刻或感应耦合等离子体(inductively coupled plasma；ICP)蚀刻。在各种实施例中，设于该金属薄膜上方的层的平均蚀刻速率相当于设于该互连结构上方的层的平均蚀刻速率。本文中所使用的“相当(comparable)”值，例如相当的蚀刻速率或相当的厚度相差小于25％，例如0、5、10、15、20或25％，包括在任意上述值之间的范围。
在各种实施例中，位于金属薄膜420上方的该第二覆盖层的组成及/或密度大体等于位于互连结构200上方的第一覆盖层320的组成及/或密度。通过在互连结构200上方使用扩散阻挡物320(其薄于该比较架构中的扩散阻挡物32)，在各种实施例中，位于该金属薄膜上方的第二覆盖层520的厚度相当于位于该互连结构上方的第二覆盖层520及第一覆盖层320的总厚度。也就是说，将要被蚀刻以形成开口700A的第二覆盖层520的厚度相当于将要被蚀刻以形成开口700B的第二覆盖层520及第一覆盖层320的组合厚度。
由于位于该装置的该第一区域(I)内的第二覆盖层520的平均蚀刻速率(及厚度)相当于位于该装置的该第二区域(II)内的覆盖层520、530的平均蚀刻速率(及厚度)，因此有效移除该第二区域内的该覆盖层并暴露互连结构200的蚀刻制程也有效移除该第一区域内的第二覆盖层520并暴露金属薄膜420，而没有过蚀刻(或者至少没有显著过蚀刻)该金属薄膜，因而最大限度地降低金属薄膜420(eFUSE)的蚀刻以及伴随的刨削或穿通。申请人已发现，以上可通过将该第一区域(I)内的第二覆盖层520与该第二区域(II)内的第一覆盖层320及第二覆盖层520之间的蚀刻速率及厚度差限于25％或更小来实现。
相比之下，位于该比较结构的该第一区域(I)内的图案化金属薄膜42上方的接触层级介电层62的厚度远小于位于该第二区域(II)内的互连结构20上方的接触层级介电层62及沟槽硅化物覆盖层31的组合厚度。因此，在该比较架构内的过孔开口的蚀刻通常导致在蚀刻沟槽硅化物覆盖层32期间过度蚀刻图案化金属薄膜42。
图5H(步骤780)显示在各该第一区域(I)及第二区域(II)中的过孔开口700A、700B内的互连结构800的形成。在各种实施例中，互连结构800(也被称为扩散接触(CA))包括阻挡层822及接触金属化层(contact metallization)824。阻挡层822可包括钽、钛钽氮化物、氮化钛，或其组合。例如，阻挡层822可包括Ta层及TaN层。接触金属化层824可包括钨。适于接触金属化层824的其它金属包括但不限于铜(Cu)、钛(Ti)、钽(Ta)、镍(Ni)、钴(Co)、银(Ag)、铝(Al)、铂(Pt)、金(Au)及其合金。
可使用CMP步骤以自接触层级介电层620的顶部表面上方移除多余的阻挡层及接触金属化层材料，从而在特定的实施例中形成全局平坦化结构。例如，互连结构800的顶部表面可与接触层级介电层620的顶部表面大体共面。
图6示意显示位于该装置的第一区域(I)内的图案化金属薄膜420以及位于该装置的第二区域(II)内的部分蚀刻覆盖层320。图7中显示剖切透射电子显微镜(TEM)显微照片，其中，覆盖层320在(在第一区域(I)内)金属薄膜420下方具有原始沉积厚度(t0)，并与第二区域内(II)内横向邻近金属薄膜420具有蚀刻后厚度(tetch，tetch≤t0)。在所示实施例中，覆盖层320的原始沉积厚度(t0)(也就是，在图案化金属薄膜420下方)为约5至10纳米，而在图案化金属薄膜420以后，未被该金属薄膜覆盖的覆盖层320的厚度(tetch)为约2.5至5纳米。在各种实施例中，邻近图案化金属薄膜420并设于互连结构200上方的覆盖层320的蚀刻后厚度足以保护互连结构200。
图8显示延伸穿过接触层级介电层620及覆盖层520并与金属薄膜420建立接触的位于该装置的该第一区域(I)内的互连结构800的TEM显微照片。沿互连结构800的底部及侧壁表面两者形成至金属薄膜420的稳健接触。在图8中，该过孔开口蚀刻移除金属薄膜420的小于20％的厚度。在各种实施例中，该过孔开口蚀刻基本不蚀刻该金属薄膜。例如，在金属薄膜420上方的该过孔开口蚀刻(伴随在互连结构200上方的该过孔开口蚀刻)移除该金属薄膜的小于50％的厚度，例如小于5、10、20、30、40或50％的厚度，包括在任意上述值之间的范围，这代表相对该比较结构及方法的显著改进。
依据各种实施例，在金属薄膜420的图案化及蚀刻期间，覆盖层320(设于互连结构200上方)保护互连结构200。覆盖层520经配置以抑制金属原子例如铜的扩散，且可在含金属结构与相邻介电层之间充当扩散阻挡层，以防止金属原子扩散至该介电层中。
测量了制程对该图案化金属薄膜的接触电阻的影响。与比较架构对应的数据包括较厚(20纳米)的覆被SiCN覆盖层32。金属薄膜42的过度刨削导致相对基线电阻增加12至25％以及伴随的eFUSE关键尺寸的退化。
依据各种实施例，包括位于金属薄膜420下方及互连结构200上方的第一覆盖层320(TS覆盖层)及位于该金属薄膜上方的第二覆盖层(RM覆盖层)的结构的数据呈现相较该基线，接触电阻降低8至10％。例如，依据各种实施例，与该改进架构关联的该接触电阻相对该比较结构可提升5至20％。
如本文中所揭示，第一覆盖层320设于互连结构200上方，横向偏离该金属薄膜。在金属薄膜420上方及互连结构200上方设置另一覆盖层520。在特定实施例中，该金属薄膜因此被覆盖层320、520包覆。
互连结构200上方的覆盖层520、320的接触蚀刻伴随金属薄膜420上方的覆盖层520的接触蚀刻。由于该覆盖层的相当的平均蚀刻速率及厚度，蚀刻该互连结构上方的该覆盖层并暴露该互连结构的时间相当于蚀刻该金属薄膜上方的该覆盖层的时间。因此，与该比较结构(其中，用以暴露该互连结构的蚀刻时间显著大于用以暴露该金属薄膜的蚀刻时间，从而导致该金属薄膜的蚀刻及伴随的刨削)相比，依据各种实施例用以暴露该互连结构的蚀刻时间相当于用以暴露该金属薄膜的蚀刻时间。所揭示的制程及相应结构通过提供稳健并可靠的接触来消除eFUSE编程的挑战。
除非上下文中另外明确指出，否则本文中所使用的单数形式“一”、“一个”以及“该”包括复数形式。因此，除非上下文中另外明确指出，否则，例如，提到“介电层”包括具有两个或更多此类“介电层”的例子。
除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。
应当理解，当提到一个元件例如层、区或衬底形成于、沉积于或设于另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相比之下，当提到一个元件“直接位于另一个元件上”或“直接位于另一个元件上方”时，不存在中间元件。
尽管可通过使用连接词“包括”来揭示特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由...组成”说明的那些的替代实施例。因此，例如，包括SiCN的覆盖层的隐含替代实施例包括该覆盖层基本由SiCN组成的实施例以及该覆盖层由SiCN组成的实施例。
本领域的技术人员将清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭示实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。

Claims (19)

1.一种形成半导体装置的方法，包括：
在互连结构的暴露表面上方形成第一覆盖层；
在具有第一厚度的该第一覆盖层上方且横向偏离该互连结构形成图案化金属薄膜；
将该图案化金属薄膜的一部分和相应的该第一覆盖层蚀刻至第二厚度；
在该图案化金属薄膜上方以及该互连结构上方的该第一覆盖层上方形成第二覆盖层；
蚀刻第一过孔开口穿过该第二覆盖层且穿过该第一过孔开口中的该图案化金属薄膜的厚度的一部分，以暴露在该第一覆盖层的该部分上方的该图案化金属薄膜的顶部表面；
蚀刻第二过孔开口穿过该第二覆盖层及该第一覆盖层，以暴露该互连结构的顶部表面；
在该第一过孔开口中形成与在该第一覆盖层的该部分上方的该图案化金属薄膜电性接触的第一接触，其中，该第一接触的底部表面及侧壁表面分别直接接触该图案化金属薄膜；
在该第二过孔开口中形成与该互连结构电性接触的第二接触，其中，位于该图案化金属薄膜上方的该第二覆盖层的厚度及蚀刻速率与位于该互连结构上方的该第一覆盖层及该第二覆盖层的组合厚度及组合蚀刻速率相差小于25％；以及
在蚀刻该第一过孔开口及该第二过孔开口之前，在该第一覆盖层上方及该第二覆盖层上方形成接触层级介电层，其中，该接触层级介电层以大于该第一覆盖层及该第二覆盖层的蚀刻速率的速率蚀刻。
2.如权利要求1所述的方法，其中，同时蚀刻该第一过孔开口及该第二过孔开口。
3.如权利要求1所述的方法，其中，该第一覆盖层包括选自由氮化硅及硅碳氮化物组成的群组的材料，且该第二覆盖层包括选自由氮化硅及硅碳氮化物组成的群组的材料。
4.如权利要求1所述的方法，其中，该第一覆盖层及该第二覆盖层分别包括硅碳氮化物。
5.如权利要求1所述的方法，其中，位于该图案化金属薄膜上方的该第二覆盖层的平均蚀刻速率是位于该互连结构上方的该第二覆盖层及该第一覆盖层的平均蚀刻速率的25％以内。
6.如权利要求1所述的方法，其中，用以暴露该图案化金属薄膜的该第二覆盖层的平均蚀刻时间是用以暴露该互连结构的该第二覆盖层及该第一覆盖层的平均蚀刻时间的25％以内。
7.如权利要求1所述的方法，其中，该图案化金属薄膜包括硅化钨。
8.如权利要求1所述的方法，其中，该第二覆盖层的一部分直接形成于该图案化金属薄膜上方。
9.如权利要求1所述的方法，其中，该第二覆盖层的一部分直接形成于该第一覆盖层上方。
10.如权利要求1所述的方法，其中，蚀刻该第一过孔开口蚀刻该第一过孔开口内的该图案化金属薄膜的小于50％的厚度。
11.如权利要求1所述的方法，其中，该接触层级介电层包括二氧化硅。
12.一种半导体装置，包括：
第一覆盖层，设于互连结构的暴露表面上方；
图案化金属薄膜，设于具有第一厚度的该第一覆盖层的一部分上方且横向偏离该互连结构；
第二覆盖层，设于该图案化金属薄膜上方以及于横向偏离该图案化金属薄膜的具有第二厚度的该第一覆盖层的其余部分上方，其中，该第二厚度小于该第一厚度；
第一接触，延伸穿过该第二覆盖层且穿过该图案化金属薄膜的厚度的一部分，并与于该第一覆盖层的该部分上方的该图案化金属薄膜电性接触，其中，该第一接触的底部表面及侧壁表面分别直接接触该图案化金属薄膜；
第二接触，延伸穿过该第二覆盖层及该第一覆盖层并与该互连结构电性接触，其中，位于该图案化金属薄膜上方的该第二覆盖层的厚度与位于该互连结构上方的该第一覆盖层及该第二覆盖层的组合厚度相差小于25％；以及
接触层级介电层，形成在该第一覆盖层上方及该第二覆盖层上方，其中，该接触层级介电层以大于该第一覆盖层及该第二覆盖层的蚀刻速率的速率蚀刻。
13.如权利要求12所述的半导体装置，其中，该第一覆盖层包括选自由氮化硅及硅碳氮化物组成的群组的材料，且该第二覆盖层包括选自由氮化硅及硅碳氮化物组成的群组的材料。
14.如权利要求12所述的半导体装置，其中，该第一覆盖层及该第二覆盖层分别包括硅碳氮化物。
15.如权利要求12所述的半导体装置，其中，该图案化金属薄膜包括硅化钨。
16.如权利要求12所述的半导体装置，其中，该第二覆盖层的一部分直接设于该第一覆盖层上方。
17.如权利要求12所述的半导体装置，其中，该第二覆盖层的一部分直接设于该图案化金属薄膜上方。
18.如权利要求12所述的半导体装置，其中，该图案化金属薄膜形成电子可编程熔丝(eFUSE)或精密电阻器。
19.如权利要求12所述的半导体装置，其中，该第一接触延伸穿过该图案化金属薄膜的小于50％的厚度。
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