CN108023464B - 一种用于电机驱动芯片的超低待机功耗电路 - Google Patents

Abstract

本发明公开了一种用于电机驱动芯片的超低待机功耗电路，包括逻辑控制单元据输入的IN1和IN2信号经逻辑处理产生P_CTRL和N_CTRL信号；高端供电级据输入的IN1和IN2信号产生供电电压VIN‑VDD；低端供电级单元据输入的IN1和IN2信号产生供电电压VDD；高端驱动级据输入的P_CTRL信号由逐渐变大的反相器推挽输出P_DRV信号；低端驱动级据输入的N_CTRL信号由逐渐变大的反相器推挽输出N_DRV信号；电阻R1一端与高端驱动级的输出端和PMOS功率管P1的栅极连接，另一端与高端驱动级和高端供电级的输入端以及PMOS功率管P1的源极连接；电阻R2一端与低端驱动级的输出端和NMOS功率管N1的栅极连接，另一端与NMOS功率管N1的源极连接并同时接地；PMOS功率管P1的漏极与NMOS功率管N1的漏极连接。

Description

一种用于电机驱动芯片的超低待机功耗电路

技术领域

本发明涉及电子产品技术领域，特别涉及一种用于电机驱动芯片的超低待机功耗电路。

背景技术

目前，人们对便携式产品的性能要求越来越高，这不但表现在对速度体验方面的大幅提升，功耗问题同样具有举足轻重的作用，如果功耗问题不解决，产品的便利性和用户体验将会受到很大的影响。

然而，随着电路速度的提升，从理论上讲电路的功耗也会成比例的增加；另外从目前行业发展状况看，电路性能提升的速度又远大于电池容量增加的速度。以上两个因素决定了产品功耗的指标将直接影响产品的性能，对产品的竞争力具有决定性影响。

绿色节能是整个电子行业的发展方向，随着各种移动电子设备的应用和发展，如何延长设备的待机时间越来越成为大家关注的课题。电机驱动芯片作为各种移动打印设备中的核心芯片，也需要满足超低待机功耗的设计理念。

发明内容

为了克服现有技术中的不足，本发明提供一种用于电机驱动芯片的超低待机功耗电路，旨在降低待机功耗。

为了达到上述发明目的，解决其技术问题所采用的技术方案如下：

一种用于电机驱动芯片的超低待机功耗电路，包括逻辑控制单元、高端供电级单元、低端供电级单元、高端驱动级单元、低端驱动级单元、电阻R1、电阻R2、PMOS功率管P1和NMOS功率管N1，其中：

所述逻辑控制单元根据输入的IN1和IN2信号经过逻辑处理后产生P_CTRL和N_CTRL信号；

所述高端供电级单元根据输入的IN1和IN2信号产生供电电压VIN-VDD，用于给所述高端驱动级单元供电；

所述低端供电级单元根据输入的IN1和IN2信号产生供电电压VDD，用于给所述低端驱动级单元以及逻辑控制单元供电；

所述高端驱动级单元根据输入的P_CTRL信号由逐渐变大的反相器推挽输出P_DRV信号；

所述低端驱动级单元根据输入的N_CTRL信号由逐渐变大的反相器推挽输出N_DRV信号；

所述电阻R1一端与所述高端驱动级单元的输出端和所述PMOS功率管P1的栅极连接，另一端与所述高端驱动级单元和高端供电级单元的输入端以及所述PMOS功率管P1的源极连接；

所述电阻R2一端与所述低端驱动级单元的输出端和所述NMOS功率管N1的栅极连接，另一端与所述NMOS功率管N1的源极连接并同时接地；

所述PMOS功率管P1的漏极与所述NMOS功率管N1的漏极连接。

进一步的，所述低端供电级单元包括NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P2、PMOS管P3、电阻R3、电阻R4和稳压管Z1，其中：

所述NMOS管N2的栅极连接IN1信号，其漏极连接所述电阻R3的一端，其源极接地；

所述NMOS管N3的栅极连接IN2信号，其漏极连接所述电阻R3的一端，其源极接地；

所述PMOS管P2的栅极连接所述PMOS管P3的栅极，其源极分别连接所述PMOS管P3的源极和所述NMOS管N4的漏极，其漏极连接所述电阻R3的另一端；

所述电阻R3的另一端还同时连接至所述PMOS管P2的栅极和所述PMOS管P3的栅极；

所述PMOS管P3的漏极分别连接所述稳压管Z1的负极、所述电阻R4的一端以及所述NMOS管N4的栅极；

所述稳压管Z1的正极接地；

所述电阻R4的另一端接地；

所述NMOS管N4的源极连接供电电压VDD。

进一步的，所述低端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入N_CTRL信号，经若干个反相器后推挽输出N_DRV信号。

进一步的，所述高端供电级单元包括NMOS管N5、NMOS管N6、PMOS管P4、电阻R5、电阻R6、电阻R7和稳压管Z2，其中：

所述NMOS管N5的栅极连接IN1信号，其漏极连接所述电阻R5的一端，其源极接地；

所述NMOS管N6的栅极连接IN2信号，其漏极连接所述电阻R5的一端，其源极接地；

所述稳压管Z2的负极分别与所述电阻R6和电阻R7的一端连接；

所述电阻R5的另一端分别与所述电阻R6的另一端、所述稳压管Z2的正极以及所述PMOS管P4的栅极连接；

所述PMOS管P4的源极连接所述电阻R7的另一端，其漏极接地。

进一步的，所述高端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入P_CTRL信号，经若干个反相器后推挽输出P_DRV信号。

本发明由于采用以上技术方案，使之与现有技术相比，具有以下的优点和积极效果：

本发明一种用于电机驱动芯片的超低待机功耗电路中，当输入信号IN1和IN2都为低时，低端供电级单元和高端供电级单元都处于关断状态，不产生VDD和VIN-VDD电压，所以高端驱动级单元和低端驱动级单元也都处于关断状态，此时，PMOS功率管P1和NMOS功率管N1分别被电阻R1和R2上拉和下拉，也都处于关断状态。而逻辑控制单元也因为没有VDD供电，也处于关断状态。因为整个系统电路都处于关断状态，整个电路不消耗任何静态电流，故可以实现超低静态功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图中：

图1是本发明一种用于电机驱动芯片的超低待机功耗电路的整体电路示意图；

图2是本发明一种用于电机驱动芯片的超低待机功耗电路中低端供电级单元电路示意图；

图3是本发明一种用于电机驱动芯片的超低待机功耗电路中低端驱动级单元电路示意图；

图4是本发明一种用于电机驱动芯片的超低待机功耗电路中高端供电级单元电路示意图；

图5是本发明一种用于电机驱动芯片的超低待机功耗电路中高端驱动级单元电路示意图。

具体实施方式

以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，并不是全部的实例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。

如图1所示，本实施例公开了一种用于电机驱动芯片的超低待机功耗电路，包括逻辑控制单元、高端供电级单元、低端供电级单元、高端驱动级单元、低端驱动级单元、电阻R1、电阻R2、PMOS功率管P1和NMOS功率管N1，其中：

所述逻辑控制单元根据输入的IN1和IN2信号经过逻辑处理后产生P_CTRL和N_CTRL信号；当P_CTRL为高时，通过高端驱动级单元驱动PMOS功率管P1打开。当N_CTRL为高时，通过低端驱动级单元驱动NMOS功率管N1打开。

所述高端供电级单元根据输入的IN1和IN2信号产生供电电压VIN-VDD，用于给所述高端驱动级单元供电；

所述低端供电级单元根据输入的IN1和IN2信号产生供电电压VDD，用于给所述低端驱动级单元以及逻辑控制单元供电；

所述高端驱动级单元根据输入的P_CTRL信号由逐渐变大的反相器推挽输出P_DRV信号；

所述低端驱动级单元根据输入的N_CTRL信号由逐渐变大的反相器推挽输出N_DRV信号；

所述电阻R1一端与所述高端驱动级单元的输出端和所述PMOS功率管P1的栅极连接，另一端与所述高端驱动级单元和高端供电级单元的输入端以及所述PMOS功率管P1的源极连接，用于在高端驱动级单元的差分供电为零时，上拉PMOS功率管P1的栅极到VIN，保证PMOS功率管P1关断。

所述电阻R2一端与所述低端驱动级单元的输出端和所述NMOS功率管N1的栅极连接，另一端与所述NMOS功率管N1的源极连接并同时接地，用于在低端驱动级单元的电源VDD为零时，下拉NMOS功率管N1的栅极到地，保证NMOS功率管N1关断。

所述PMOS功率管P1的漏极与所述NMOS功率管N1的漏极连接。

图1中，IN1和IN2是输入控制信号，具体逻辑见表1：

IN1	IN2	PMOS	NMOS
				0	0	OFF	OFF
0	1	OFF	ON
				1	0	ON	OFF
1	1	OFF	OFF

表1

当IN1为低、IN2为低的时候，PMOS功率管P1和NMOS功率管N1都关断。当IN1为低、IN2为高的时候，PMOS功率管P1关断，NMOS功率管N1打开。当IN1为高、IN2为低的时候，PMOS功率管P1打开，NMOS功率管N1关断。当IN1为高、IN2为高的时候，PMOS功率管P1关断，NMOS功率管N1也关断(逻辑互锁，防止PMOS功率管P1和NMOS功率管N1同时打开导致短路，所以同时都关断，正常情况下IN1和IN2的输入逻辑不会同时出现为高)。由于逻辑控制单元也是有VDD供电，当IN1或IN2为高时，VDD电压正常，逻辑控制单元正常工作。当IN1和IN2都为低时，VDD被关断为零，所以逻辑控制单元不消耗任何静态电流。

如图2所示，所述低端供电级单元包括NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P2、PMOS管P3、电阻R3、电阻R4和稳压管Z1，其中：

所述NMOS管N2的栅极连接IN1信号，其漏极连接所述电阻R3的一端，其源极接地；

所述NMOS管N3的栅极连接IN2信号，其漏极连接所述电阻R3的一端，其源极接地；

所述PMOS管P2的栅极连接所述PMOS管P3的栅极，其源极分别连接所述PMOS管P3的源极和所述NMOS管N4的漏极，其漏极连接所述电阻R3的另一端；

所述电阻R3的另一端还同时连接至所述PMOS管P2的栅极和所述PMOS管P3的栅极；

所述PMOS管P3的漏极分别连接所述稳压管Z1的负极、所述电阻R4的一端以及所述NMOS管N4的栅极；

所述稳压管Z1的正极接地；

所述电阻R4的另一端接地；

所述NMOS管N4的源极连接供电电压VDD。

具体的，在低端供电级单元电路图中，当IN1和IN2都为低的时候，NMOS管N2和NMOS管N3都处于关断状态，因此没有电流流过PMOS管P2和PMOS管P3，同时，也没有电流流过稳压管Z1，NMOS管N4的栅极电压G1被电阻R4拉到零，所以NMOS管N4的源极电压VDD也为零。此时，低端供电级单元不消耗任何静态电流。当任意一个IN1或IN2变高时，NMOS管N2或NMOS管N3处于打开状态，有电流流过PMOS管P2和PMOS管P3，所以有电流流过稳压管Z1和电阻R4。比如在G1点产生6V的稳压电压，这时NMOS管N4被打开，产生一个VDD电压，这个电压值等于6V-VGS＝5V，当稳压电压G1等于6V，当NMOS管N4的栅源电压VGS＝1V，图2的电路就是实现了在IN1和IN2都为零的时候关断VDD且不消耗静态功耗，而在IN1或IN2为高的时候，低端供电级单元正常工作，产生一个VDD电压。

如图3所示，所述低端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入N_CTRL信号，经若干个反相器后推挽输出N_DRV信号。具体的，所述低端驱动级单元由若干个逐渐变大的反相器推挽实现的，输入信号为N_CTRL信号，输出信号为N_DRV信号。当N_DRV信号输出高为VDD时，打开NMOS功率管N1。当N_DRV信号输出低为地时，关断NMOS功率管N1。该电路简单可靠，当VDD电压为零时，低端驱动级单元不消耗任何静态电流。

如图4所示，所述高端供电级单元包括NMOS管N5、NMOS管N6、PMOS管P4、电阻R5、电阻R6、电阻R7和稳压管Z2，其中：

所述NMOS管N5的栅极连接IN1信号，其漏极连接所述电阻R5的一端，其源极接地；

所述NMOS管N6的栅极连接IN2信号，其漏极连接所述电阻R5的一端，其源极接地；

所述稳压管Z2的负极分别与所述电阻R6和电阻R7的一端连接；

所述电阻R5的另一端分别与所述电阻R6的另一端、所述稳压管Z2的正极以及所述PMOS管P4的栅极连接；

所述PMOS管P4的源极连接所述电阻R7的另一端，其漏极接地。

具体的，在高端供电级单元电路图中，当IN1和IN2都为低的时候，NMOS管N5和NMOS管N6关断，没有电流流过稳压管Z2和电阻R6，PMOS管P4的栅极G2被电阻R6拉到VIN，PMOS管P4的源极电压也被电阻R7拉到VIN。当IN1或IN2电压为高时，NMOS管N5或NMOS管N6被打开，有电流流过稳压管Z2和电阻R6，在PMOS管P4的栅极G2产生一个比VIN低一个稳压管的电压，比如6V。所以在PMOS管P4的源极产生一个比G2电压高PMOS管P4栅源电压的电压VIN-VDD。这个电压值等于VIN-6V+VGS＝VIN-5V，当稳压电压G2等于VIN-6V，当PMOS管P4的栅源电压VGS＝1V的时候，图4的电路就是实现了在IN1和IN2都为零的时候关断VIN-VDD且不消耗静态功耗，而在IN1或IN2为高的时候，高端供电级单元正常工作，并产生一个VIN-VDD电压。

如图5所示，所述高端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入P_CTRL信号，经若干个反相器后推挽输出P_DRV信号。具体的，所述高端驱动级单元由若干个逐渐变大的反相器推挽实现的，输入信号为P_CTRL信号，输出信号为P_DRV信号。当P_DRV信号输出低为VIN-VDD时，打开PMOS功率管P1。当P_DRV信号输出高为VIN时，关断PMOS功率管P1。该电路简单可靠，当VIN-VDD电压为VIN时，高端驱动级单元不消耗任何静态电流。

本实施例中，当输入信号IN1和IN2都为低时，低端供电级单元和高端供电级单元都处于关断状态，不产生VDD和VIN-VDD电压，所以高端驱动级单元和低端驱动级单元也都处于关断状态，此时，PMOS功率管P1和NMOS功率管N1分别被电阻R1和R2上拉和下拉，也都处于关断状态。而逻辑控制单元也因为没有VDD供电，也处于关断状态。因为整个系统电路都处于关断状态，整个电路不消耗任何静态电流，故可以实现超低静态功耗。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (1)

1.一种用于电机驱动芯片的超低待机功耗电路，其特征在于，包括逻辑控制单元、高端供电级单元、低端供电级单元、高端驱动级单元、低端驱动级单元、电阻R1、电阻R2、PMOS功率管P1和NMOS功率管N1，其中：

所述逻辑控制单元根据输入的IN1和IN2信号经过逻辑处理后产生P_CTRL和N_CTRL信号；

所述高端供电级单元根据输入的IN1和IN2信号产生供电电压VIN-VDD，用于给所述高端驱动级单元供电；

所述高端供电级单元包括NMOS管N5、NMOS管N6、PMOS管P4、电阻R5、电阻R6、电阻R7和稳压管Z2，其中：

所述NMOS管N5的栅极连接IN1信号，其漏极连接所述电阻R5的一端，其源极接地；

所述NMOS管N6的栅极连接IN2信号，其漏极连接所述电阻R5的一端，其源极接地；

所述稳压管Z2的负极分别与所述电阻R6和电阻R7的一端连接；

所述电阻R5的另一端分别与所述电阻R6的另一端、所述稳压管Z2的正极以及所述PMOS管P4的栅极连接；

所述PMOS管P4的源极连接所述电阻R7的另一端，其漏极接地；

所述低端供电级单元根据输入的IN1和IN2信号产生供电电压VDD，用于给所述低端驱动级单元以及逻辑控制单元供电；

所述低端供电级单元包括NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P2、PMOS管P3、电阻R3、电阻R4和稳压管Z1，其中：

所述NMOS管N2的栅极连接IN1信号，其漏极连接所述电阻R3的一端，其源极接地；

所述NMOS管N3的栅极连接IN2信号，其漏极连接所述电阻R3的一端，其源极接地；

所述PMOS管P2的栅极连接所述PMOS管P3的栅极，其源极分别连接所述PMOS管P3的源极和所述NMOS管N4的漏极，其漏极连接所述电阻R3的另一端；

所述电阻R3的另一端还同时连接至所述PMOS管P2的栅极和所述PMOS管P3的栅极；

所述PMOS管P3的漏极分别连接所述稳压管Z1的负极、所述电阻R4的一端以及所述NMOS管N4的栅极；

所述稳压管Z1的正极接地；

所述电阻R4的另一端接地；

所述NMOS管N4的源极连接供电电压VDD；

所述高端驱动级单元根据输入的P_CTRL信号由逐渐变大的反相器推挽输出P_DRV信号；

所述高端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入P_CTRL信号，经若干个反相器后推挽输出P_DRV信号；

所述低端驱动级单元根据输入的N_CTRL信号由逐渐变大的反相器推挽输出N_DRV信号；

所述低端驱动级单元包括若干个反相器，若干个所述反相器依次串联连接，第一个反相器的输入端输入N_CTRL信号，经若干个反相器后推挽输出N_DRV信号；

所述电阻R1一端与所述高端驱动级单元的输出端和所述PMOS功率管P1的栅极连接，另一端与所述高端驱动级单元和高端供电级单元的输入端以及所述PMOS功率管P1的源极连接；

所述电阻R2一端与所述低端驱动级单元的输出端和所述NMOS功率管N1的栅极连接，另一端与所述NMOS功率管N1的源极连接并同时接地；

所述PMOS功率管P1的漏极与所述NMOS功率管N1的漏极连接。