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CN107978584B - 芯片封装结构及其制造方法 - Google Patents

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CN107978584B CN201710982289.5A CN201710982289A CN107978584B CN 107978584 B CN107978584 B CN 107978584B CN 201710982289 A CN201710982289 A CN 201710982289A CN 107978584 B CN107978584 B CN 107978584B
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Abstract

本发明提供一种芯片封装结构及其制造方法，其包括线路载板、第一芯片、支线架、多个第一导电连接件、第一密封体以及封装件。第一芯片设置于线路载板上。第一芯片具有主动面以及相对于主动面的晶背，且主动面面向线路载板。支线架位于第一芯片的晶背上，且支线架具有多个开口。第一导电连接件位于线路载板上，且第一导电连接件对应于开口设置。第一密封体位于线路载板与支线架之间且包封第一芯片。封装件设置于支线架上且通过第一导电连接件电连接至线路载板。

Description

芯片封装结构及其制造方法
技术领域
本发明涉及一种芯片封装结构及其制造方法，尤其涉及一种具有支线架的芯片封装结构及其制造方法。
背景技术
近年来，符合市场需求的电子设备以及制造技术的提升正在蓬勃地发展。考量到电脑(computer)，通讯(communication)以及消费(consumer)等3C电子产品的便携性以及其不断成长的需求，传统的单芯片封装结构已逐渐不符合市场的需求。也就是说，于产品设计的时候，必须考虑到轻、薄、短、小、紧密度、高密度以及低成本的趋势。因此，有鉴于对轻、薄、短、小以及紧密度的需求，以不同的方式堆叠具有各种功能的集成电路(integratedcircuits；IC)，以减少封装产品的尺寸以及厚度，已成为封装市场的主流策略。目前，具有封装层叠(package on package；POP)结构的封装产品乃是为了此趋势而研究开发。
然而，在一般封装层叠结构的封装产品的制造过程中，常需要通过不同的机台设备或工艺以将不同的电子元件彼此电连接。如此一来，常会造成良率(yield)或可靠性(reliability)的降低，也会降低生产率(throughput)且增加生产成本。因此，如何进一步提升封装结构的良率及产品的可靠度，且可以提升生产率且降低生产成本，实已成目前亟欲解决的课题。
发明内容
本发明提供一种芯片封装结构，其具有较佳的良率或可靠性以及较低的生产成本。
本发明更提供一种芯片封装结构的制造方法，其可以提升生产率且在工艺上具有较大的工艺裕度(process window)，而可以提升芯片封装结构的生产率和/或良率，并且降低了芯片封装结构的生产成本。
本发明提供一种封装结构，其包括线路载板、第一芯片、支线架、多个第一导电连接件、第一密封体以及封装件。第一芯片设置于线路载板上。第一芯片具有主动面以及相对于主动面的晶背，且主动面面向线路载板。支线架位于第一芯片的晶背上，且支线架具有多个开口。第一导电连接件位于线路载板上，且第一导电连接件对应于开口设置。第一密封体位于线路载板与支线架之间且包封第一芯片。封装件设置于支线架上且通过第一导电连接件电连接至线路载板。
在本发明的一实施例中，支线架的支线架表面、各个第一导电连接件的顶面与第一密封体的密封体表面齐平。
在本发明的一实施例中，支线架的开口与第一芯片不重叠。
本发明提供一种封装结构的制造方法。本方法包括至少以下步骤。设置第一芯片于线路载板上，其中第一芯片具有主动面以及相对于主动面的晶背，且主动面面向线路载板。设置支线架于第一芯片的晶背上，且支线架具有多个开口。于线路载板上形成多个接线，且多个接线穿过对应的多个开口。在形成多个接线之后，于线路载板与支线架之间形成第一密封体，以包封第一芯片。移除部分的多个接线，以形成多个第一导电连接件。在支线架上设置封装件，且封装件通过多个第一导电连接件电连接至线路载板。
在本发明的一实施例中，形成第一密封体的步骤包括：在线路载板上形成第一密封材料，其中第一密封材料位于线路载板与支线架之间且包封第一芯片、支线架以及接线。移除部分的第一密封材料，以暴露出支线架以及接线，而形成第一密封体。
在本发明的一实施例中，接线通过引线接合方式形成。
在本发明的一实施例中，形成多个接线的步骤包括：将键合头伸入对应的开口。通过键合头以使导电材料与线路载板接触。将供应导电材料的键合头伸出对应的开口，以形成对应的接线。
在本发明的一实施例中，封装结构的制造方法还包括以下步骤。在第一芯片的晶背上形成黏着层，且支线架通过黏着层贴附于第一芯片。
在本发明的一实施例中，封装结构的制造方法还包括以下步骤。在线路载板上形成多个导电端子，导电端子电连接至线路载板，且线路载板位于第一芯片与导电端子之间。
在本发明的一实施例中，封装件包括线路层、第二芯片以及第二密封体。第二芯片设置于线路层上且电连接至线路层。第二密封体位于线路层上且包封第二芯片。
在本发明的一实施例中，封装件还包括多个第二导电连接件。其中线路层位于第二导电连接件与第二芯片之间，且将封装件设置于支线架上之后，各个第二导电连接件完全覆盖对应的开口。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G是依据本发明一实施例的芯片封装结构的制造方法的剖面示意图。
图2是依据本发明一实施例的支线架的上视示意图。
图3是图1C中的区域R的放大图。
附图标号说明
10：键合头
10a：键合头宽度
100：芯片封装结构
110：线路载板
110a：第一表面
110b：第二表面
111：第一线路层
111a：第一接垫
112：核心层
113：第二线路层
113a：第二接垫
114：导通孔
115：导电端子
120：第一芯片
120a：主动面
120b：晶背
121：连接端子
130：黏着层
140：支线架
140a：支线架表面
141：开口
141a：口径
150：第一导电连接件
150a：径宽
150b：顶面
150c：侧壁
151：导电材料
151a：连接端点
152：接线
160：第一密封体
160a：密封体表面
161：第一密封材料
170：封装件
171：线路层
172：第二芯片
173：第二密封体
174：第二导电连接件
R：区域
具体实施方式
图1A至图1G是依据本发明一实施例的芯片封装结构的制造方法的剖面示意图。请参照图1A，提供线路载板110。线路载板110可以具有第一表面110a以及相对于第一表面110a的第二表面110b。举例而言，线路载板110可以包括第一线路层111、核心层112、第二线路层113以及多个导通孔114。第一线路层111位于第一表面110a，且第二线路层113位于第二表面110b，且第一线路层111与第二线路层113可以通过贯穿核心层112的导通孔114而彼此电连接。在一些实施例中，第一线路层111可以包括多个第一接垫111a，且第二线路层113可以包括多个第二接垫113a。第一线路层111可以通过第一接垫111a以与其他电子元件电连接，第二线路层113可以通过第二接垫113a以与其他电子元件电连接。在本实施例中，线路载板110为双面线路板(double sided wiring board)，但本发明不限于此。在其他实施例中，线路载板110也可以是多层线路板(multi-layered wiring board)。当线路载板110为多层线路板时，线路载板110中的至少两层线路层171之间可用通孔(through hole)或者是盲孔(blind hole)来电连接。
请继续参照图1A，将第一芯片120于设置线路载板110上，并电连接线路载板110。第一芯片120可以是晶粒(die)、封装后芯片(packaged chip)、堆叠式的芯片封装件(stacked chip package)或是特殊应用积体电路(Application-Specific IntegratedCircuit；ASIC)，但本发明不限于此。第一芯片120具有主动面120a以及相对于主动面120a的晶背120b，且主动面120a面向线路载板110。在本实施例中，第一芯片120可用芯片倒装(flip chip)的方式通过连接端子121与线路载板110上的部分第一接垫111a电连接，但本发明不限于此。在相关封装实施方式中，第一芯片120也可经由线路载板110的增层或减层技术以将第一芯片120置于线路载板110内部，其未显示于本发明说明书的相关图示。
在一些实施例中，可以线路载板110可以包括位于第二接垫113a上的多个导电端子115。导电端子115例如为阵列排列的焊球(solder balls)、凸块(bumps)、导电柱(conductive pillars)或上述的组合等，以使第一芯片120通过线路载板110以及对应的导电端子115与其他外部元件电连接。然而，本实施例中对于导电端子115的材质、型态、形成方式或形成顺序并不加以限制。
请同时参照图1B与图2，其中图2是依据本发明一实施例的支线架140的上视示意图。在将第一芯片120设置于线路载板110上之后，将支线架140设置于第一芯片120的晶背120b上。支线架140具有多个开口141，且开口141与第一芯片120不重叠。在本实施例中，支线架140的各个开口141可以具有对应的第一接垫111a。在本实施例中，支线架140可以为绝缘体。如此一来，纵使位于开口141内的导电元件(如：后续所形成的第一导电连接件150)与支线架140接触也可以避免支线架140与其他元件的电连接。在其他实施例中，支线架140暴露在外的表面可以为绝缘材料，以使支线架140可以不与任何的导电元件因接触而电连接。
在本实施例中，支线架140可以通过黏着层130贴附于第一芯片120的晶背120b上，且黏着层130例如为例如是芯片贴合膜(die attached film；DAF)，但本发明不限于此。
请同时参照图1C与图3，其中图3是图1C中的区域R的放大图。在将支线架140设置于第一芯片120的晶背120b上之后，于线路载板110上形成多个接线152。各个接线152的径宽150a小于开口141的口径141a，以使各个接线152可以穿过支线架140上对应的开口141。在本实施例中，接线152可以通过引线接合(wire bonding)方式与部分的第一接垫111a连接，但本发明不限于此。
以一般的引线接合方式为例，可以先将引线键合机(未完全示出)的键合头(capillary)10伸入对应的开口141内。键合头10可以让导电材料151导电材料151，且伸入开口141内的键合头10的键合头宽度10a小于开口141的口径141a。在键合头10伸入对应的开口141内之后，使导电材料151穿过键合头10，穿出键合头10的导电材料151在对应的第一接垫111a上经过下压且连接后，导电材料151的连接端点151a可与线路载板110上的第一接垫111a连接。前述的连接方式可以为热压接合(thermocompression bonding)、超声波接合(ultrasonic bonding)或热超声接合(thermosonic bonding)，在本发明并不加以限制。在导电材料151与第一接垫111a连结之后，可以使键合头10朝向远离于线路载板110的方向伸出开口141，以使键合头10内的导电材料151引出键合头10。在键合头10伸出开口141之后，可以截断穿出键合头10的导电材料151，以形成接线152。通过上述的步骤的循环，可以形成多个接线152。各个接线152贯穿支线架140上对应的开口141，且与对应的第一接垫111a电连接。
一般而言，在上述的引线接合方式中，键合头10的键合头宽度10a大约是60微米(micrometer；μm)，而支线架140上对应的开口141的口径141a大约是75微米，且所形成的接线152的径宽150a约为20微米。然而，上述键合头宽度10a、口径141a以及径宽150a的数值仅为示例性的举例。于本实施例中，仅需使开口141的口径141a大于键合头10的键合头宽度10a，以及使开口141的口径141a大于接线152的径宽150a即可。
参照图1D，在形成多个接线152之后，在线路载板110上形成第一密封材料161。在一些实施例中，第一密封材料161例如是通过模塑工艺(molding process)或其他合适的方法将熔融的模塑化合物(molding compound)形成于线路载板110上。然后，使熔融的模塑化合物冷却并且固化。在本实施例中，第一密封材料161位于线路载板110与支线架140之间且包封第一芯片120、支线架140以及多个接线152。换句话说，第一芯片120并不会露出来，且贯穿开口141的接线152可以通过填充于开口141内的第一密封材料161而固定。
参照图1E，在形成第一密封材料161(示出于图1D)之后，可以通过裁切、研磨、蚀刻或其他适宜的方式，以将接线152(示出于图1D)凸出于支线架140的支线架表面140a的部分移除，而形成第一导电连接件150。如此一来，可以使第一导电连接件150的顶面150b大致上与支线架140的支线架表面140a表面齐平。通过前述的示例性实施方式，本实施例中的第一导电连接件150可以为通过引线键合机所形成的柱形凸块(stud bump)。换句话说，相较于第一导电连接件150远离于线路载板110部分的径宽150a，第一导电连接件150与线路载板110连接的连接端点151a的具有较大的宽度。
在本实施例中，若第一密封材料161进一步覆盖至支线架140的支线架表面140a上(如：图1D所示出)，也可以进一步将第一密封材料161覆盖于支线架140的支线架表面140a的部分移除，以暴露出支线架140以及多个接线152，而形成第一密封体160。在本实施例中，第一密封材料161可以通过研磨工艺、蚀刻工艺或其他适宜的工艺移除，但本发明不限于此。
在其他实施例中，若第一密封材料161已填充于开口141内且没有覆盖在支线架140的支线架表面140a上，也可以省略前述移除部分第一密封材料161的步骤，而所形成的第一密封材料161即为第一密封体160。
在一些实施例中，可以对第一密封体160、支线架140和/或第一导电连接件150实施平坦化工艺(planarization process)，以使支线架140的支线架表面140a、第一密封体160的密封体表面160a以及各个第一导电连接件150的顶面150b齐平。
参照图1F，提供封装件170。封装件170可以包括线路层171、第二芯片172以及第二密封体173。第二芯片172设置于线路层171上且电连接至线路层171。第二密封体173位于线路层171上且包封第二芯片172。
在本实施例中，第二芯片172是通过芯片倒装的方式与线路层171电连接，但本发明不限于此。在其他实施例中，第二芯片172可以通过引线接合的方式与线路层171电连接。
在本实施例中，线路层171可以为双面线路板，但本发明不限于此。在其他实施例中，线路层171也可以是多层线路板或具有重布线路层(redistribution layer；RDL)。
在本实施例中，第二芯片172可以是晶粒、封装后芯片、堆叠式的芯片封装件或是特殊应用积体电路，但本发明不限于此。
在本实施例中，封装件170可以还包括多个第二导电连接件174，多个第二导电连接件174位于线路层171上且相对于第二芯片172。换句话说，线路层171位于第二导电连接件174与第二芯片172之间。第二导电连接件174可以于后续的工艺中，使封装件170通过第二导电连接件174与其他的元件电连接。第二导电连接件174例如为焊球，但本发明不限于此。
参照图1G，封装件170设置在支线架140上，且封装件170通过多个第一导电连接件150电连接至线路载板110，以构成封装层叠(Package on Package；POP)的芯片封装结构100。举例而言，可以使封装件170上的各个第二导电连接件174与对应的第一导电连接件150接触，以使封装件170内的第二芯片172通过线路层171、第二导电连接件174、第一导电连接件150电连接至线路载板110。
经过上述工艺后即可大致上完成本实施例的芯片封装结构100的制作。上述的芯片封装结构100包括线路载板110、第一芯片120、支线架140、多个第一导电连接件150、第一密封体160以及封装件170。第一芯片120设置于线路载板110上。第一芯片120具有主动面120a以及相对于主动面120a的晶背120b，且主动面120a面向线路载板110。支线架140位于第一芯片120的晶背120b上，且支线架140具有多个开口141。第一导电连接件150位于线路载板110上，且各个第一导电连接件150与对应的一个开口141设置。第一密封体160位于线路载板110与支线架140之间。第一密封体160包封第一芯片120且与第一导电连接件150的侧壁150c直接接触。封装件170设置于支线架140上且通过第一导电连接件150电连接至线路载板110。
在本实施例中，第一导电连接件150可以为通过引线键合机所形成的柱形凸块，且构成第一导电连接件150的导电材料151(示出于图1C)可以是在形成第一密封体160之前已与线路载板110电连接。在一般的穿塑孔技术(through mold via；TMV)中，通常是先行成模塑化合物，接着再以激光装置以激光钻孔(laser drilling)的方式形成通孔(throughvia)，而后再以电镀、沉积或其他将导电物质填充的类似方式形成导电通孔(conductivevia)。相较于上述的穿塑孔技术，本实施例可以省略使用激光装置以形成的激光钻孔，因此可以降低生产成本。或是，以蚀刻、机械钻孔(mechanical drill)、激光钻孔(laser drill)或其他似的移除方式常会因通孔内所留下的胶渣(smear)，而使导电通孔的导电性降低。因此，在一般的穿塑孔技术中常需要使用额外的去胶渣工艺(desmear process)。由于本实施例构成第一导电连接件150的导电材料151可以是在形成第一密封体160之前已与线路载板110电连接，因此可以具有较佳的导电性，且可以省略模塑化合物的移除工艺以及后续的导电物质填充工艺，而可以提升生产率。除此之外，相较于预先成型(preformed)的导电柱，通过引线键合机所形成的柱形凸块可以具有较低的生产成本，且可以具有较佳的细间距(fine pitch)，因此在设置上可以具有较大的弹性。
在本实施例中，由于在芯片封装结构100的工艺中，各个第一导电连接件150是通过引线键合机将接线152(示出于图1C、1D)穿过支线架140的对应开口141之后，再将接线152凸出于支线架140的支线架表面140a的部分移除所形成。如此一来，具有多个开口141的支线架140可以具有类似于整线(wire trimming)的功能，而可以降低相邻的接线152和/或第一导电连接件150之间不必要的触碰，以提升芯片封装结构100的良率或可靠性。
在本实施例中，由于支线架140可以通过黏着层130贴附于第一芯片120的晶背120b。如此一来，可以通过具有较佳导热性的材质来构成支线架140，和/或通过具有较佳导热性的黏着层130，以提升芯片封装结构100的散热性。
在本实施例中，由于各个第一导电连接件150远离于线路载板110的一端位于支线架140的对应开口141内，且远离于线路载板110的一端的顶面150b暴露于第一密封体160。因此，封装件170上的第二导电连接件174可以仅需要对准且完全覆盖对应的开口141即可以与第一导电连接件150接触而电连接。如此一来，在第二导电连接件174和/或第一导电连接件150的设置上可以具有较大的工艺裕度，而可以提升芯片封装结构100的生产率和/或良率。
综上所述，在本发明的芯片封装结构中，第一导电连接件可以为通过引线键合机所形成，且构成第一导电连接件的导电材料可以是在形成第一密封体之前已与线路载板电连接，因此可以具有较佳的导电性且可以提升生产率。并且，通过引线键合机所形成的第一导电连接件可以具有较低的生产成本，且可以具有较佳的细间距，因此在设置上可以具有较大的弹性。除此之外，在本发明的芯片封装结构中，由于支线架上具有多个开口，因此可以提升芯片封装结构的制造过程的良率或可靠性，也可以具有较大的工艺裕度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种芯片封装结构，包括：
线路载板；
第一芯片，设置于所述线路载板上，所述第一芯片具有主动面以及相对于所述主动面的晶背，且所述主动面面向所述线路载板；
支线架，位于所述第一芯片的所述晶背上，且所述支线架具有多个开口；
多个第一导电连接件，位于所述线路载板上，且所述多个第一导电连接件对应于所述多个开口设置；
第一密封体，位于所述线路载板与所述支线架之间且包封所述第一芯片；以及
封装件，设置于所述支线架上且通过所述多个第一导电连接件电连接至所述线路载板，其中所述支线架的支线架表面、各个所述第一导电连接件的顶面与所述第一密封体的密封体表面齐平。
2.根据权利要求1所述的芯片封装结构，其中第一密封体填充于所述多个开口内且暴露出各个所述多个第一导电连接件。
3.根据权利要求1所述的芯片封装结构，其中第一密封体直接覆盖各个所述多个第一导电连接件的侧壁。
4.根据权利要求1所述的芯片封装结构，其中各个所述多个第一导电连接件为柱形凸块。
5.根据权利要求1所述的芯片封装结构，其中各个所述多个第一导电连接件的径宽小于各个所述多个开口的口径。
6.根据权利要求1所述的芯片封装结构，其中所述支线架与所述线路载板、所述第一芯片、所述多个第一导电连接件以及所述封装件电性绝缘。
7.根据权利要求1所述的芯片封装结构，还包括：
黏着层，位于所述第一芯片与所述支线架之间。
8.根据权利要求1所述的芯片封装结构，还包括：
多个导电端子，电连接至所述线路载板，且所述线路载板位于所述第一芯片与所述多个导电端子之间。
9.根据权利要求1所述的芯片封装结构，其中所述封装件包括：
线路层；
第二芯片，设置于所述线路层上且电连接至所述线路层；
第二密封体，位于所述线路层上且包封所述第二芯片；以及
多个第二导电连接件，其中所述线路层位于所述多个第二导电连接件与所述第二芯片之间，且各个所述多个第二导电连接件完全覆盖对应的所述多个开口。
10.一种芯片封装结构的制造方法，包括：
设置第一芯片于线路载板上，其中所述第一芯片具有主动面以及相对于所述主动面的晶背，且所述主动面面向所述线路载板；
设置支线架于所述第一芯片的所述晶背上，且所述支线架具有多个开口；
在所述线路载板上形成多个接线，且所述多个接线穿过对应的所述多个开口，其中在所述线路载板上形成所述接线的步骤包括：
将键合头伸入所述多个开口的其中之一；
通过所述键合头以使导电材料与所述线路载板接触；以及
将供应所述导电材料的所述键合头伸出所述多个开口的其中之一，以在所述线路载板上形成对应的所述接线；
在形成所述多个接线之后，于所述所述线路载板与所述支线架之间形成第一密封体，以包封所述第一芯片；
移除部分的所述多个接线，以形成多个第一导电连接件；以及
在所述支线架上设置封装件，且所述封装件通过所述多个第一导电连接件电连接至所述线路载板。
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