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CN107958873A - 鳍式场效应管及其形成方法 - Google Patents

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CN107958873A CN201610907894.1A CN201610907894A CN107958873A CN 107958873 A CN107958873 A CN 107958873A CN 201610907894 A CN201610907894 A CN 201610907894A CN 107958873 A CN107958873 A CN 107958873A
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Abstract

一种鳍式场效应管及其形成方法，形成方法包括：提供基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层；形成填充满所述凹槽的外延层。本发明避免了凹槽底部和侧壁受到晶格损伤，从而减小形成的外延层中的缺陷数量，提高形成的外延层的质量，改善形成的鳍式场效应管的电学性能。

Description

鳍式场效应管及其形成方法
技术领域
本发明涉及半导体技术制造领域，特别涉及一种鳍式场效应管及其形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的性能有待进一步提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管及其形成方法，改善形成的鳍式场效应管的性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层；形成填充满所述凹槽的外延层。
可选的，在形成所述凹槽之前，还包括，在所述鳍部顶部以及侧壁、基底上形成掩膜层；在形成所述凹槽的过程中，还刻蚀去除位于所述部分厚度的鳍部的顶部以及侧壁上的掩膜层，保留位于剩余鳍部侧壁上的掩膜层。
可选的，形成的所述掺杂层还位于剩余鳍部侧壁上的掩膜层表面。
可选的，所述掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。
可选的，所述掺杂层的厚度为2纳米至10纳米。
可选的，所述退火处理为尖峰退火或激光退火。
可选的，所述退火处理的退火温度为900摄氏度至1100摄氏度。
可选的，采用湿法刻蚀工艺，去除所述掺杂层。
可选的，采用选择性外延工艺形成所述外延层。
可选的，在形成所述外延层的过程中，对所述外延层进行原位掺杂，且所述原位掺杂的掺杂离子类型与所述掺杂层内的掺杂离子类型相同。
可选的，在形成所述外延层之后，还包括：对所述外延层进行掺杂处理，且所述掺杂处理的掺杂离子与所述掺杂层内的掺杂离子类型相同。
可选的，所述基底包括PMOS区域以及NMOS区域，且所述PMOS区域以及NMOS区域基底上均具有鳍部；所述栅极结构包括：位于所述PMOS区域基底上的第一栅极结构、以及位于所述NMOS区域基底上的第二栅极结构；形成所述凹槽、掺杂层、轻源漏掺杂区以及外延层的工艺步骤包括：刻蚀所述第一栅极结构两侧的部分厚度的鳍部，在所述第一栅极结构两侧的鳍部内形成第一凹槽；在所述第一凹槽底部和侧壁形成第一掺杂层，所述第一掺杂层内掺杂有P型离子；对所述第一掺杂层进行第一退火处理，使所述第一掺杂层内的P型离子扩散PMOS区域鳍部内，形成第一轻源漏掺杂区；去除所述第一掺杂层；形成填充满所述第一凹槽的第一外延层；刻蚀所述第二栅极结构两侧的部分厚度的鳍部，在所述第二栅极结构两侧的鳍部内形成第二凹槽；在所述第二凹槽底部和侧壁形成第二掺杂层，所述第二掺杂层内掺杂有N型离子；对所述第二掺杂层进行第二退火处理，使所述第二掺杂层内的N型离子扩散NMOS区域鳍部内，形成第二轻源漏掺杂区；去除所述第二掺杂层；形成填充满所述第二凹槽的第二外延层。
可选的，在刻蚀所述第一栅极结构两侧的部分厚度的鳍部之前，还包括，在所述基底上、PMOS区域鳍部顶部和侧壁上、以及NMOS区域鳍部顶部和侧壁上形成第一掩膜层；在形成所述第一凹槽的工艺过程中，还刻蚀去除位于所述PMOS区域鳍部顶部以及部分厚度鳍部侧壁上的第一掩膜层。
可选的，在形成所述第一凹槽之前，还包括，在所述NMOS区域的第一掩膜层上、以及所述PMOS区域的部分第一掩膜层上形成第一图形层；以所述第一图形层为掩膜，刻蚀所述PMOS区域暴露出的第一掩膜层以及部分厚度的鳍部。
可选的，形成的所述第一掺杂层还位于所述NMOS区域的第一掩膜层上、以及PMOS区域剩余鳍部侧壁的第一掩膜层上。
可选的，先形成所述第一凹槽后形成所述第二凹槽；在形成所述第二凹槽之前，还包括，在所述第一外延层、PMOS区域的第一掩膜层以及NMOS区域的第一掩膜层上形成第二掩膜层；形成所述第二凹槽的工艺步骤包括：在所述PMOS区域的第二掩膜层上、以及所述NMOS区域的部分第二掩膜层上形成第二图形层；以所述第二图形层为掩膜，刻蚀所述NMOS区域的第二掩膜层、第一掩膜层以及部分厚度的鳍部。
可选的，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部位于所述衬底上，所述隔离结构覆盖所述鳍部部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
本发明还提供一种鳍式场效应管，包括：基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；位于所述栅极结构两侧的部分厚度鳍部内的凹槽；位于所述凹槽底部和侧壁露出的鳍部内的轻源漏掺杂区；填充满所述凹槽的外延层；其中，所述轻源漏掺杂区的形成步骤包括：在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成所述轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层。
可选的，所述鳍式场效应管为NMOS器件，所述掺杂层内的掺杂离子为N型离子。
可选的，所述鳍式场效应管为PMOS器件，所述掺杂层内的掺杂离子为P型离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，在刻蚀栅极结构两侧的部分厚度的鳍部形成凹槽之后，在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至鳍部内，形成轻源漏掺杂区。因此，本发明中采用固态源掺杂的方式形成轻源漏掺杂区，避免了离子注入工艺对凹槽底部和侧壁的鳍部造成晶格损伤，使得凹槽底部和侧壁暴露出的鳍部具有优良的晶格质量。进而，在去除所述掺杂层后，在所述凹槽内形成的外延层中缺陷少，形成的外延层质量优良，从而提高形成的鳍式场效应管的电学性能。
可选方案中，在形成凹槽之前，在鳍部顶部以及侧壁、基底上形成掩膜层，且在形成凹槽的过程中，还刻蚀去除位于所述部分厚度的鳍部顶部以及侧壁上的掩膜层，保留位于剩余鳍部侧壁上的掩膜层，所述位于剩余鳍部侧壁上的掩膜层可以起到阻挡掺杂层对剩余鳍部侧壁进行掺杂的作用，避免对不期望区域进行掺杂。
可选方案中，所述基底包括PMOS区域以及NMOS区域，在形成所述PMOS区域的第一凹槽之前，先在PMOS区域以及NMOS区域形成第一掩膜层；相应的，在所述第一凹槽底部和侧壁形成第一掺杂层时，所述第一掺杂层还位于NMOS区域的第一掩膜层上，所述NMOS区域的第一掩膜层起到阻挡第一掺杂层内的P型离子向NMOS区域鳍部扩散的作用。因此本发明无需额外在NMOS区域形成光罩，从而节约了形成光罩的工艺步骤。同样的，本发明也无需额外在PMOS区域形成光罩，进一步的节约了形成光罩的工艺步骤。
附图说明
图1至图22为本发明实施例提供的鳍式场效应管形成过程的结构示意图。
具体实施方式
根据背景技术，现有技术形成的鳍式场效应管的性能有待提高。
为了改善鳍式场效应管性能，形成所述鳍式场效应管的工艺步骤通常包括：刻蚀栅极结构两侧的部分厚度的鳍部，形成凹槽；对紧挨所述栅极结构的凹槽侧壁进行离子注入，形成轻源漏掺杂区；形成填充满所述凹槽的外延层。
上述外延层为形成鳍式场效应管的重源漏掺杂区提供工艺基础，然而上述形成的外延层中缺陷较多，且所述外延层表面形貌差，相应的造成鳍式场效应管的电学性能差。
经分析发现，采用离子注入工艺形成轻源漏掺杂区的工艺过程中，离子对凹槽底部和侧壁暴露出的鳍部表面造成轰击，从而使得凹槽底部和侧壁受到了晶格损伤；在所述凹槽底部和侧壁上形成外延层的工艺过程中，由于凹槽底部和侧壁暴露出的鳍部晶格质量较差，使得形成的外延层中缺陷多且外延层表面形貌差。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层；形成填充满所述凹槽的外延层。
本发明改善了形成的外延层的质量，从而提高了形成的鳍式场效应管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图22为本发明实施例提供的鳍式场效应管形成过程的结构示意图。
参考图1及图2，图1为立体结构示意图，图2为图1中沿AA1方向的剖面结构示意图，提供基底，凸出于所述基底上的鳍部102。
本实施例中，以形成的鳍式场效应管为CMOS器件为例，所述基底包括PMOS区域I以及NMOS区域II。在其他实施例中，所述基底还可以仅包括PMOS区域或者NMOS区域。
所述基底包括衬底101以及位于所述衬底101上的隔离结构103，其中，所述鳍部102位于所述衬底101上，所述隔离结构103覆盖所述鳍部102的部分侧壁，且所述隔离结构103顶部低于所述鳍部102顶部。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。
所述隔离结构103起到电隔离相邻鳍部102的作用，所述隔离结构103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构103的材料为氧化硅。
参考图3，图3为在图2基础上的示意图，在所述基底上形成横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部102的部分顶部和侧壁。
本实施例中，所述栅极结构位于所述隔离结构103上且横跨所述鳍部102。所述栅极结构包括：位于PMOS区域I的第一栅极结构110以及位于所述NMOS区域II的第二栅极结构120。所述第一栅极结构110位于PMOS区域I的隔离结构103上，且横跨PMOS区域I的鳍部102，覆盖PMOS区域I鳍部102部分顶部和侧壁；所述第二栅极结构120位于所述NMOS区域II隔离结构103上，且横跨NMOS区域II的鳍部102，覆盖NMOS区域II鳍部102部分顶部和侧壁。
其中，所述第一栅极结构110与所述第二栅极结构120相互独立，在其他实施例中，所述第一栅极结构还可以与第二栅极结构相连。
本实施例中，所述第一栅极结构110以及第二栅极结构120均为金属栅极结构。其中，金属栅极结构包括：栅介质层以及位于栅介质层上的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
在其他实施例中，所述第一栅极结构和第二栅极结构还可以均为伪栅结构(dummygate)，后续会去除所述伪栅结构，然后在所述栅极结构所在的位置重新形成半导体器件的金属栅极结构，所述栅极结构为单层结构或叠层结构，所述栅极结构包括伪栅层，或者所述栅极结构包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
本实施例中，所述第一栅极结构110顶部以及第二栅极结构120顶部还形成有硬掩膜层104，所述硬掩膜层104在后续工艺过程中对第一栅极结构110顶部以及第二栅极结构120顶部起到保护作用。所述硬掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。
后续的工艺步骤包括：刻蚀栅极结构两侧的部分厚度的鳍部102，在所述栅极结构两侧的鳍部102内形成凹槽；在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部102内，形成轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层；形成填充满所述凹槽的外延层。
需要说明的是，在形成所述凹槽之前，还包括，在所述鳍部102顶部以及侧壁、基底上形成掩膜层；在形成所述凹槽的过程中，还刻蚀去除位于所述部分厚度的鳍部102顶部以及侧壁上的掩膜层，保留位于剩余鳍部102侧壁上的掩膜层。
由于实施例中，所述栅极结构包括第一栅极结构110以及第二栅极结构120，所述基底包括区域类型不同的PMOS区域I以及NMOS区域II，因此需分别在PMOS区域I鳍部102以及NMOS区域II鳍部102内形成凹槽，且分别在PMOS区域I以及NMOS区域II的凹槽内形成外延层。
以下将结合附图对本实施例中凹槽、掺杂层、轻源漏掺杂区以及外延层的形成过程进行详细说明。本实施例中，以先形成PMOS区域I鳍部102内的第一凹槽、后形成所述NMOS区域II鳍部102内的第二凹槽作为示例。
参考图4及图5，图4为在图3基础上结构示意图，图5为图1中沿BB1方向的剖面结构示意图，且AA1与BB1相互平行，在所述基底上、PMOS区域I鳍部102顶部和侧壁上、NMOS区域II鳍部102顶部和侧壁上形成第一掩膜层106。
采用沉积工艺形成所述第一掩膜层106，所述沉积工艺可以为化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述第一掩膜层106。
所述第一掩膜层106还位于PMOS区域I的栅极结构110顶部和侧壁、NMOS区域II的栅极结构110顶部和侧壁，所述第一掩膜层106还位于隔离结构103上。
所述第一掩膜层106的作用包括：后续在刻蚀PMOS区域I部分厚度的鳍部102时，NMOS区域II鳍部102上的第一掩膜层106对NMOS区域II鳍部102起到保护作用；并且，后续在刻蚀PMOS区域I部分厚度的鳍部102后，PMOS区域I剩余鳍部102侧壁被第一掩膜层106覆盖，从而避免后续的选择性外延工艺过程中在剩余鳍部102侧壁上进行外延生长。
所述第一掩膜层106的材料为氮化硅、氧化硅、氮化硼或氮氧化硅。所述第一掩膜层106的材料与鳍部102的材料不同，所述第一掩膜层106的材料与所述隔离结构103的材料也不相同。本实施例中，所述第一掩膜层106的材料为氮化硅，所述第一掩膜层106的厚度为3nm～6nm。
参考图6及图7，图6为在图5基础上的示意图，图7为在图1中沿CC1方向的剖面结构示意图，刻蚀所述第一栅极结构110两侧的部分厚度的鳍部102，在所述第一栅极结构110两侧的鳍部102内形成第一凹槽201。
在刻蚀位于所述第一栅极结构110两侧部分厚度的鳍部102之前，在所述NMOS区域II上形成第一图形层107，所述第一图形层107覆盖所述NMOS区域II的第一掩膜层106。所述第一图形层107起到保护NMOS区域II第一掩膜层106的作用，所述第一图形层107还覆盖PMOS区域I中不期望被刻蚀的区域。
本实施例中，在刻蚀所述PMOS区域I部分厚度鳍部102之前，还刻蚀去除位于PMOS区域I鳍部102顶部的第一掩膜层106，此外，为了使得后续在第一凹槽201内形成第一外延层时，所述第一外延层的生长受到的限制少，从而使得形成的第一外延层的体积较大，在刻蚀去除部分厚度的鳍部102的工艺过程中，还刻蚀位于所述鳍部102侧壁上的第一掩膜层106，使得鳍部102侧壁上的剩余第一掩膜层106顶部与剩余鳍部102顶部齐平。
在形成所述第一凹槽201之后，去除所述第一图形层107。本实施例中，所述第一图形层107的材料为光刻胶材料，采用湿法去胶或者灰化工艺，去除所述第一图形层107。
参考图8及图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，在所述第一凹槽201底部和侧壁形成第一掺杂层211，所述第一掺杂层211掺杂有P型离子。
所述第一掺杂层211为后续在PMOS区域I鳍部102内形成第一轻源漏掺杂区提供基础。具体地，所述第一凹槽201具有相对的两个侧壁，其中，一个侧壁为靠近所述第一栅极结构110的侧壁，另一个侧壁为远离所述第一栅极结构110的侧壁，位于所述靠近第一栅极结构110侧壁上的第一掺杂层211中的P型离子后续扩散至PMOS区域I鳍部102内，以在所述PMOS区域I靠近第一栅极结构110的鳍部102内形成第一轻源漏掺杂区。
所述第一掺杂层211还位于所述NMOS区域II的第一掩膜层106以及PMOS区域I剩余鳍部102侧壁的第一掩膜层106上。由于所述NMOS区域II鳍部102与所述第一掺杂层211之间还具有第一掩膜层106，所述第一掩膜层106起到阻挡第一掺杂层211内P型离子向NMOS区域II鳍部102内的作用。因此，本实施例中，无需额外形成覆盖NMOS区域II鳍部102的光罩，从而节约了形成光罩的工艺步骤。
所述第一掺杂层211的材料为易于被去除的材料，且去除所述第一掺杂层211的工艺不会对鳍部102造成损伤。为此，所述第一掺杂层211的材料为氧化硅、氮氧化硅或碳氧化硅。本实施例中，所述第一掺杂层211的材料为掺杂有硼离子的氧化硅(BSG，Boron dopedSilicon Glass，俗称硼硅玻璃)，所述第一掺杂层211内硼离子浓度为1E20atom/cm3～1E21atom/cm3。在其他实施例中，根据工艺需求确定第一掺杂层内的掺杂离子浓度。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一掺杂层211。本实施例中，采用原位掺杂(in-situ doping)的原子层沉积工艺形成所述第一掺杂层211，使得第一掺杂层211内的P型掺杂离子浓度分布均匀，且形成的第一掺杂层211具有较高的台阶覆盖能力，所述第一掺杂层211的厚度均匀性好，因此扩散至所述靠近第一栅极结构110的鳍部102内的P型离子浓度均匀性也相对较好。
本实施例中，所述第一掺杂层211的厚度为2纳米至10纳米。
参考图10及图11，图10为在图8基础上的示意图，图10为在图9基础上的示意图，对所述第一掺杂层211进行第一退火处理，使所述第一掺杂层211内的P型离子扩散至PMOS区域I鳍部102内，形成第一轻源漏掺杂区(未标示)。
所述第一掺杂层211中的P型离子扩散至PMOS区域I鳍部102内，在所述第一凹槽201底部和侧壁附近的鳍部102内形成第一掺杂区221，所述第一掺杂区221中靠近第一栅极结构110的区域为第一轻源漏掺杂区。
所述第一退火处理为尖峰退火或激光退火。所述第一退火处理的退火温度不宜过低，也不宜过高。如果所述第一退火处理的退火温度过低，所述第一掺杂层211内的P型离子扩散能力过弱；如果所述第一退火处理的退火温度过高，所述第一掺杂层211内的P型离子扩散能力过强，容易造成第一栅极结构110下方的相邻第一轻源漏掺杂区之间的距离过短，易引起电学穿通问题。
为此，本实施例中，所述第一退火处理的退火温度为900摄氏度至1100摄氏度。
本实施例中，采用固态源掺杂的方法，在PMOS区域I鳍部102内形成第一轻源漏掺杂区，避免了离子注入工艺对第一凹槽201造成的晶格损伤问题，使得所述第一凹槽201底部和侧壁暴露出的鳍部102晶格质量好。
参考图12及图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，去除所述第一掺杂层211(参考图10及图11)。
采用湿法刻蚀工艺，刻蚀去除所述第一掺杂层211。
本实施例中，所述第一掺杂层211的材料为氧化硅，采用氢氟酸溶液，刻蚀去除所述第一掺杂层211。
参考图14，在所述第一凹槽201(参考图13)内形成填充满所述第一凹槽201的第一外延层231。
所述第一外延层231为形成所述PMOS区域I的第一重源漏掺杂区提供工艺基础。
采用选择性外延工艺形成所述第一外延层231；所述第一外延层231的材料为P型掺杂的Si或SiGe。本实施例中，所述第一外延层231还为PMOS区域I的沟道区提供压应力作用，从而提高PMOS区域I载流子迁移率。所述第一外延层231顶部高于第一凹槽201顶部。
本实施例中，采用选择性外延工艺形成所述第一外延层231，在形成第一外延层231的过程中，原位掺杂P型离子形成第一重源漏掺杂区。在其他实施例中，还可以在形成第一外延层之后，对所述第一外延层进行P型离子掺杂形成第一重源漏掺杂区。需要说明的是，在进行选择性外延工艺且原位掺杂P型离子之前，还可以先采用选择性外延工艺在所述第一凹槽201底部和侧壁形成外延种子层，所述外延种子层的材料可以为Si或者SiGe。
由于形成第一轻源漏掺杂区的工艺为固态源掺杂，避免了离子注入工艺形成第一轻源漏掺杂区引入的晶格损伤问题，所述第一凹槽201底部和侧壁暴露出的鳍部102具有良好的晶格质量。因此，采用选择性外延工艺形成的第一外延层231中缺陷少，使得形成的第一外延层231性能优良。并且，当先采用选择性外延工艺在第一凹槽201底部和侧壁形成外延种子层时，由于所述第一凹槽201底部和侧壁暴露出的鳍部102晶格质量好，相应的形成的外延种子层也具有良好的质量，在所述外延种子层基础上形成的第一外延层231中的缺陷也将显著减少，使得形成的第一外延层231性能优良。
本实施例中，所述第一外延层231顶部高于第一凹槽201顶部，且由于选择性外延工艺的特性，所述高于第一凹槽201的第一外延层231侧壁表面具有向远离鳍部102方向突出的顶角。在其他实施例中，所述第一外延层顶部还可以与第一凹槽顶部齐平。
为了避免后续工艺对所述第一外延层231表面造成工艺损伤，在形成所述第一外延层231之后、形成后续的第二掩膜层之前，还可以对所述第一外延层231表面进行氧化处理，在所述第一外延层231表面形成氧化保护层(未图示)，所述氧化处理为干氧氧化、湿氧氧化或水汽氧化。
本实施例中，在形成所述第一外延层231之后，保留所述第一掩膜层106。在其他实施例中，在形成所述第一外延层之后，还刻蚀去除所述PMOS区域以及NMOS区域的第一掩膜层。
参考图15，在所述第一外延层231、PMOS区域I的第一掩膜层106以及NMOS区域II的第一掩膜层106上形成第二掩膜层108。
有关所述第二掩膜层108的形成工艺以及材料可参考前述对第一掩膜层106的相应说明，在此不再赘述。
参考图16，刻蚀所述第二栅极结构120(参考图1)两侧的部分厚度的鳍部102，在所述第二栅极结构120两侧的鳍部102内形成第二凹槽202。
具体的，形成所述第二凹槽202的工艺步骤包括：在所述PMOS区域I的第二掩膜层108上、以及所述NMOS区域II的部分第二掩膜层108上形成第二图形层109；以所述第二图形层109为掩膜，刻蚀所述NMOS区域II的第二掩膜层108、第一掩膜层106以及部分厚度的鳍部102。
在形成所述第二凹槽202之后，去除所述第二图形层109。
参考图17及图18，图17为在图16基础上的示意图，图18为在图1中沿DD1方向的剖面结构示意图，在所述第二凹槽202底部和侧壁形成第二掺杂层222，所述第二掺杂层222内掺杂有N型离子。
所述第二掺杂层222为后续在NMOS区域II鳍部102内形成第二轻源漏掺杂区提供基础。具体的，所述第二凹槽202具有相对的两个侧壁，其中，一个侧壁为靠近所述第二栅极结构120的侧壁，另一个侧壁为远离所述第二栅极结构120的侧壁，位于所述靠近第二栅极结构120侧壁上的第二掺杂层220中的N型离子后续扩散至NMOS区域II鳍部102内，以在所述NMOS区域II靠近第二栅极结构120的鳍部102内形成第二轻源漏掺杂区。
所述第二掺杂层222还位于所述PMOS区域I的第二掩膜层108以及NMOS区域II剩余鳍部102侧壁的第二掩膜层108上。由于所述第一外延层231与所述第二掺杂层222之间还具有第二掩膜层108，所述第二掩膜层108起到阻挡第二掺杂层222内N型离子向第一外延层231以及PMOS区域I鳍部102内扩散的作用。因此，本实施例中，无需额外形成覆盖PMOS区域I的光罩，从而节约了形成光罩的工艺步骤。
所述第二掺杂层222的材料为氧化硅、氮氧化硅或碳氧化硅。本实施例中，所述第二掺杂层222的材料为掺杂有磷离子的氧化硅(Phosphorus doped silicon glass，俗称磷硅玻璃)，所述第二掺杂层222内磷离子浓度为1E21atom/cm3～5E22atom/cm3。
本实施例中，采用原位掺杂的原子层沉积工艺，形成所述第二掺杂层222；所述第二掺杂层222的厚度为2纳米至10纳米。
参考图19及图20，对所述第二掺杂层222(参考图17及图18)进行第二退火处理，使所述第二掺杂层222内的N型离子扩散至NMOS区域II鳍部102内，形成第二轻源漏掺杂区(未标示)。
所述第二掺杂层222中的N型离子扩散至NMOS区域II鳍部102内，在所述第二凹槽202底部和侧壁附近的鳍部102内形成第二掺杂区，所述第二掺杂区中靠近第二栅极结构120的区域为第二轻源漏掺杂区。
有关所述第二退火处理的工艺可参考前述第一退火处理的工艺，在此不再赘述。
本实施例中，采用固态源掺杂的方法，在所述NMOS区域II鳍部102内形成第二轻源漏掺杂区，避免了离子主工艺对第二凹槽202造成的晶格损伤问题，使得所述第二凹槽202底部和侧壁暴露出的鳍部102晶格质量好。
在进行所述退火处理之后，去除所述第二掺杂层222。
采用湿法刻蚀工艺，刻蚀去除所述第二掺杂层222。本实施例中，所述第二掺杂层222的材料为氧化硅，采用氢氟酸溶液，刻蚀去除所述第二掺杂层222。
参考图21及图22，形成填充满所述第二凹槽202(参考图19及图20)的第二外延层232。
所述第二外延层232为形成NMOS区域II的第二重源漏掺杂区提供工艺基础。采用选择性外延工艺形成所述第二外延层232；所述第二外延层232的材料为N型掺杂的Si或SiC。本实施例中，所述第二外延层232还位于NMOS区域II的沟道区提供拉应力作用，从而提高NMOS区域II载流子迁移率。所述第二外延层232顶部高于第二凹槽202顶部。
本实施例中，采用选择性外延工艺形成所述第二外延层232，在形成第二外延层232的过程中，原位掺杂N型离子形成第二重源漏掺杂区。在其他实施例中，还可以在形成第二外延层之后，对所述第二外延层进行N型离子掺杂形成第二重源漏掺杂区。需要说明的是，在进行选择性外延工艺且原位掺杂N型离子之前，还可以先采用选择性外延工艺在所述第二凹槽202底部和侧壁形成外延种子层，所述外延种子层的材料可以为Si或者SiC。
由于形成第二轻源漏掺杂区的工艺为固态源掺杂，避免了离子注入工艺形成第二轻源漏掺杂区引入的晶格损伤问题，所述第二凹槽202底部和侧壁暴露出的鳍部102具有良好的晶格质量。因此，采用选择性外延工艺形成的第二外延层232中缺陷少，使得形成的第二外延层232性能优良。并且，当先采用选择性外延工艺在第二凹槽202底部和侧壁形成外延种子层时，由于所述第二凹槽202底部和侧壁暴露出的鳍部102晶格质量好，相应的形成的外延种子层也具有良好的质量，在所述外延种子层基础上形成的第二外延层232中的缺陷也将显著减少，使得形成的第二外延层232性能优良。
需要说明的是，在其他实施例中，还可以先形成第二凹槽以及第二外延层、后形成第一凹槽以及第一外延层。
在形成所述第一外延层231以及第二外延层232之后，去除所述第一掩膜层106以及第二掩膜层108。
相应的，本发明还提供一种采用上述形成方法形成的鳍式场效应管，参考图21及图22，所述鳍式场效应管包括：
基底，凸出于所述基底上的鳍部102，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；
位于所述栅极结构两侧的部分厚度鳍部的凹槽；
轻源漏掺杂区，所述轻源漏掺杂区位于所述凹槽靠近栅极结构的侧壁露出的鳍部内；
填充满所述凹槽的外延层；
其中，所述轻源漏掺杂区的形成步骤包括：在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成所述轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层。
本实施例中，所述基底包括衬底101以及位于所述衬底101上的隔离结构103，其中，所述鳍部102位于所述衬底101上，所述隔离结构103覆盖所述鳍部102的部分侧壁，且所述隔离结构103顶部低于所述鳍部102顶部。
所述鳍式场效应管为NMOS器件、PMOS器件或者CMOS器件。所述鳍式场效应管为NMOS器件时，所述轻源漏掺杂区的掺杂离子为N型离子；所述鳍式场效应管为PMOS器件时，所述轻源漏掺杂区的掺杂离子为P型离子。
以所述鳍式场效应管为CMOS器件为例，所述基底包括PMOS区域I以及NMOS区域II。所述栅极结构包括：位于PMOS区域I的第一栅极结构110以及位于NMOS区域II的第二栅极结构120。
相应的，所述凹槽包括：位于所述第一栅极结构110两侧的鳍部102内的第一凹槽、以及位于所述第二栅极结构120两侧的鳍部102内的第二凹槽。所述轻源漏掺杂区包括：位于PMOS区域I的第一轻源漏掺杂区、以及位于所述NMOS区域II的第二轻源漏掺杂区。所述外延层包括：填充满所述第一凹槽的第一外延层231、以及填充满所述第二凹槽的第二外延层232。
所述鳍式场效应管还包括：位于所述第一凹槽底部和侧壁露出的鳍部102内的第一掺杂区221；位于所述第二凹槽底部和侧壁露出的鳍部102内的第二掺杂区222。
其中，所述第一掺杂区221中靠近所述第一栅极结构110的区域为第一轻源漏掺杂区，所述第二掺杂区222中靠近第二栅极结构220的区域为第二轻源漏掺杂区。
有关所述第一轻源漏掺杂区以及第二轻源漏掺杂区的描述可参考前述实施例中的相应描述，在此不再赘述。
本发明提供的鳍式场效应管中，所述鳍部受到的晶格损伤小，进而使得位于所述凹槽露出的鳍部上的外延层具有良好的形貌，改善鳍式场效应管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；
刻蚀所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽；
在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；
对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成轻源漏掺杂区；
在所述退火处理之后，去除所述掺杂层；
形成填充满所述凹槽的外延层。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述凹槽之前，还包括，在所述鳍部顶部以及侧壁、基底上形成掩膜层；在形成所述凹槽的过程中，还刻蚀去除位于所述部分厚度的鳍部的顶部以及侧壁上的掩膜层，保留位于剩余鳍部侧壁上的掩膜层。
3.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，形成的所述掺杂层还位于剩余鳍部侧壁上的掩膜层表面。
4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。
5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述掺杂层的厚度为2纳米至10纳米。
6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述退火处理为尖峰退火或激光退火。
7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述退火处理的退火温度为900摄氏度至1100摄氏度。
8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述掺杂层。
9.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用选择性外延工艺形成所述外延层。
10.如权利要求9所述的鳍式场效应管的形成方法，其特征在于，在形成所述外延层的过程中，对所述外延层进行原位掺杂，且所述原位掺杂的掺杂离子类型与所述掺杂层内的掺杂离子类型相同。
11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述外延层之后，还包括：对所述外延层进行掺杂处理，且所述掺杂处理的掺杂离子与所述掺杂层内的掺杂离子类型相同。
12.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述基底包括PMOS区域以及NMOS区域，且所述PMOS区域以及NMOS区域基底上均具有鳍部；所述栅极结构包括：位于所述PMOS区域基底上的第一栅极结构、以及位于所述NMOS区域基底上的第二栅极结构；形成所述凹槽、掺杂层、轻源漏掺杂区以及外延层的工艺步骤包括：
刻蚀所述第一栅极结构两侧的部分厚度的鳍部，在所述第一栅极结构两侧的鳍部内形成第一凹槽；
在所述第一凹槽底部和侧壁形成第一掺杂层，所述第一掺杂层内掺杂有P型离子；
对所述第一掺杂层进行第一退火处理，使所述第一掺杂层内的P型离子扩散PMOS区域鳍部内，形成第一轻源漏掺杂区；
去除所述第一掺杂层；
形成填充满所述第一凹槽的第一外延层；
刻蚀所述第二栅极结构两侧的部分厚度的鳍部，在所述第二栅极结构两侧的鳍部内形成第二凹槽；
在所述第二凹槽底部和侧壁形成第二掺杂层，所述第二掺杂层内掺杂有N型离子；
对所述第二掺杂层进行第二退火处理，使所述第二掺杂层内的N型离子扩散NMOS区域鳍部内，形成第二轻源漏掺杂区；
去除所述第二掺杂层；
形成填充满所述第二凹槽的第二外延层。
13.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，在刻蚀所述第一栅极结构两侧的部分厚度的鳍部之前，还包括，在所述基底上、PMOS区域鳍部顶部和侧壁上、以及NMOS区域鳍部顶部和侧壁上形成第一掩膜层；在形成所述第一凹槽的工艺过程中，还刻蚀去除位于所述PMOS区域鳍部顶部以及部分厚度鳍部侧壁上的第一掩膜层。
14.如权利要求13所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一凹槽之前，还包括，在所述NMOS区域的第一掩膜层上、以及所述PMOS区域的部分第一掩膜层上形成第一图形层；以所述第一图形层为掩膜，刻蚀所述PMOS区域暴露出的第一掩膜层以及部分厚度的鳍部。
15.如权利要求13所述的鳍式场效应管的形成方法，其特征在于，形成的所述第一掺杂层还位于所述NMOS区域的第一掩膜层上、以及PMOS区域剩余鳍部侧壁的第一掩膜层上。
16.如权利要求13所述的鳍式场效应管的形成方法，其特征在于，先形成所述第一凹槽后形成所述第二凹槽；在形成所述第二凹槽之前，还包括，在所述第一外延层、PMOS区域的第一掩膜层以及NMOS区域的第一掩膜层上形成第二掩膜层；形成所述第二凹槽的工艺步骤包括：在所述PMOS区域的第二掩膜层上、以及所述NMOS区域的部分第二掩膜层上形成第二图形层；以所述第二图形层为掩膜，刻蚀所述NMOS区域的第二掩膜层、第一掩膜层以及部分厚度的鳍部。
17.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部位于所述衬底上，所述隔离结构覆盖所述鳍部部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
18.一种鳍式场效应管，其特征在于，包括：
基底，凸出于所述基底上的鳍部，以及位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；
位于所述栅极结构两侧的部分厚度鳍部内的凹槽；
轻源漏掺杂区，所述轻源漏掺杂区位于所述凹槽靠近栅极结构的侧壁露出的鳍部内；
填充满所述凹槽的外延层；
其中，所述轻源漏掺杂区的形成步骤包括：在所述凹槽底部和侧壁形成掺杂层，所述掺杂层内掺杂有P型离子或者N型离子；对所述掺杂层进行退火处理，使所述掺杂层内的掺杂离子扩散至所述鳍部内，形成所述轻源漏掺杂区；在所述退火处理之后，去除所述掺杂层。
19.如权利要求18所述的鳍式场效应管，其特征在于，所述鳍式场效应管为NMOS器件，所述掺杂层内的掺杂离子为N型离子。
20.如权利要求18所述的鳍式场效应管，其特征在于，所述鳍式场效应管为PMOS器件，所述掺杂层内的掺杂离子为P型离子。
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