[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN107731677A - 处理被处理体的方法 - Google Patents

处理被处理体的方法 Download PDF

Info

Publication number
CN107731677A
CN107731677A CN201710659499.0A CN201710659499A CN107731677A CN 107731677 A CN107731677 A CN 107731677A CN 201710659499 A CN201710659499 A CN 201710659499A CN 107731677 A CN107731677 A CN 107731677A
Authority
CN
China
Prior art keywords
gas
layer
etched
plasma
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710659499.0A
Other languages
English (en)
Other versions
CN107731677B (zh
Inventor
森北信也
伴瀬贵德
瀬谷祐太
新妻良祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN107731677A publication Critical patent/CN107731677A/zh
Application granted granted Critical
Publication of CN107731677B publication Critical patent/CN107731677B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046Dry cleaning only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供一种用于降低有机膜的蚀刻所使用的掩模的除去对有机膜的侧壁形状造成的影响的技术。一个实施方式的处理被处理体的方法,其中,被处理体包括被蚀刻层、设置在被蚀刻层上的有机膜和设置在有机膜上的掩模,有机膜由第1层和第2层构成,掩模设置在第1层上,第1层设置在第2层上,第2层设置在被蚀刻层上,该方法包括:在收纳有被处理体的等离子体处理装置的处理容器内,生成第1气体的等离子体,使用等离子体和掩模对第1层进行蚀刻直至第2层,在第1层的侧面共形地形成保护膜的工序;和在处理容器内,生成第2气体的等离子体,使用等离子体除去掩模的工序。

Description

处理被处理体的方法
技术领域
本发明的实施方式涉及处理被处理体的方法。
背景技术
作为使用等离子体处理装置的被处理体的等离子体处理中的一种,有等离子体蚀刻。等离子体蚀刻所使用的抗蚀剂掩模通过光刻技术形成,形成在被蚀刻层的图案的边界尺寸依赖于通过光刻技术形成的抗蚀剂掩模的分辨率。但是,抗蚀剂掩模的分辨率存在分辨率界限。对电子器件的高集成化的要求越来越高,要求形成尺寸比抗蚀剂掩模的分辨率界限小的图案。因此,如专利文献1记载的那样,提出了一种通过在抗蚀剂掩模上形成硅氧化膜,调整该抗蚀剂掩模的尺寸,使由该抗蚀剂掩模提供的开口的宽度缩小的技术。
现有技术文献
专利文献
专利文献1:日本特开2004-80033号公报
发明内容
发明想要解决的技术问题
另一方面,与近年的电子器件的高集成化相伴的精细化,在处理体上的图案形成、特别是对层叠构造所包含的有机膜等进行蚀刻的情况下,要求高精度的最小线宽(CD:Critical Dimension,临界尺寸)的控制。在该情况下,作为对上述有机膜进行的蚀刻中使用的掩模,使用设置在有机膜上的含硅防反射膜,但是,除去从该防反射膜获得的掩模时,该除去的程度与该除去对有机膜的侧壁形状的影响处于权衡(trade-off)的关系。所以,期待实现用于降低有机膜的蚀刻所使用的掩模的除去对有机膜的侧壁形状产生的影响的技术。
解决技术问题的技术方案
在一个方式中,提供一种处理被处理体的方法。被处理体包括被蚀刻层、设置在被蚀刻层上的有机膜和设置在有机膜上的掩模,有机膜由第1层和第2层构成,掩模设置在第1层上,第1层设置在第2层上,第2层设置在被蚀刻层上。该方法包括:在收纳有被处理体的等离子体处理装置的处理容器内,生成第1气体的等离子体,使用等离子体和掩模对第1层进行蚀刻直至第2层,在通过该蚀刻而形成的第1层的侧面共形(conformal)地形成保护膜的工序(称为工序a);和在处理容器内,生成第2气体的等离子体,使用等离子体除去掩模的工序(称为工序b),工序b在执行对被蚀刻层进行蚀刻的处理前执行。
在所述方法中,首先,对有机膜的一部分(第1层)进行蚀刻,在通过该蚀刻而形成的第1层的侧面,在有机膜的第2层被蚀刻前,共形地形成保护膜。像这样,在有机膜的蚀刻中,在工序a中,首先,在第1层的蚀刻后形成的由有机膜形成的掩模(以下称为有机膜掩模)的侧面形成保护膜,因此,在后续的第2层的蚀刻时,能够抑制对有机膜掩模的蚀刻。因而,能够在维持有机膜掩模的形状的同时,进行第2层的蚀刻。因此,在对包含工序a的有机膜的蚀刻处理中,能够独立地控制蚀刻后的有机膜的Top CD(顶部CD,与第1层的上端的宽度对应)和Bottom CD(底部CD,与第2层的宽度对应)。而且,在工序b中,在被蚀刻层的蚀刻前除去掩模(设置在有机膜之上的掩模),因此,由于在该掩模被除去的时刻,成为有机膜的垂直形状被维持的状态,所以在后续的对被蚀刻层的蚀刻处理等中,能够扩大处理裕度。
在一实施方式中,第2气体可以包含氢氟烃气体、氟碳气体和氯气中的任一气体。像这样,第2气体含有氟、氯的卤素,因而,能够良好地进行掩模的除去。
在一实施方式中,第1气体可以包含氢气和氮气。像这样,第1气体包含氢气和氮气,因此能够良好地进行对有机膜的蚀刻。
在一实施方式中,保护膜可以是氧化膜。像这样,保护膜是氧化膜,因而在对第2层进行相对于氧化膜高选择比的蚀刻的情况下,能够良好地控制对第2层的蚀刻量。
在一实施方式中,可以为:工序a中,在对第1层进行蚀刻直至第2层后,通过反复执行第1流程,在第1层的侧面共形地形成保护膜,上述工序包括:向处理容器内供给第3气体的工序(称为工序c);在执行工序c后,对处理容器内的空间进行净化的工序(称为工序d);在执行工序d后,在处理容器内生成第4气体的等离子体的工序(称为工序e);和在执行工序e后,对处理容器内的空间进行净化的工序。工序c中,不生成第3气体的等离子体。像这样,工序a通过与ALD(Atomic Layer Deposition:原子层沉积)法相同的方法,在第1区域的侧面共形地形成保护膜,因此,能够提高对第1层的保护的强度,并且,能够以均匀的膜厚形成保护第1层的保护膜。
在一实施方式中,第3气体可以包含氨基硅烷类气体。像这样,第3气体包含氨基硅烷类气体,因此,通过工序c,硅的反应前体沿着第1区域的侧面等的原子层形成在第1区域等之上。
在一实施方式中,第3气体可以包含单氨基硅烷。像这样,使用包含单氨基硅烷的第3气体,在工序c中能够进行硅的反应前体的形成。
在一实施方式中,第3气体中包含的氨基硅烷类气体可以包含具有1~3个硅原子的氨基硅烷。第3气体中包含的氨基硅烷类气体可以包含具有1~3个氨基的氨基硅烷。像这样,第3气体中包含的氨基硅烷类气体能够使用具有1~3个硅原子的氨基硅烷。另外,第3气体中包含的氨基硅烷类气体能够使用具有1~3个氨基的氨基硅烷。
在一实施方式中,第4气体可以包含氧原子。第4气体可以包含二氧化碳气体或者氧气。像这样,第4气体包含氧原子,因此,在工序e中,该氧原子与设置在第1层等之上的硅的反应前体键合,由此能够在第1层等之上共形地形成氧化硅的保护膜。另外,在第4气体为二氧化碳气体的情况下,第4气体包含碳原子,因此,能够通过该碳原子抑制氧原子对第1层等的侵蚀。
在一实施方式中,工序a还可以包括以下工序:在反复执行第1流程后,在处理容器内生成第5气体的等离子体,使用等离子体除去通过反复执行第1流程而形成在第2层的表面的膜。第5气体可以包含氟。像这样,对通过反复执行第1流程而形成的膜进行的蚀刻,使用含氟的第5气体的等离子体各向异性地进行,有选择地(选择性地)除去在第2层的表面形成的膜,因此,在该除去后,能够对第2层进行蚀刻。
在一实施方式中,第5气体可以包含氟碳气体。像这样,第5气体包含氟碳气体,因此,能够蚀刻在工序a中形成的保护膜。
在一实施方式中,工序a可以包括以下工序:在对第1层进行蚀刻直至第2层后,并且在第1层的侧面共形地形成保护膜前,通过在处理容器内产生等离子体,并对设置在该处理容器的上部电极施加负的直流电压,而对该第1层照射二次电子。像这样,在工序a中,在对第1层进行蚀刻直至第2层后,对第1层照射二次电子,因此能够在保护膜的形成前使第1层改性,能够抑制后续的工序中的第1层的损伤。
在一实施方式中,还可以包括以下工序(称为工序f):在执行工序b后,在处理容器内,生成第6气体的等离子体,使用等离子体、第1层和保护膜,在维持第1层的形状的同时,对第2层进行蚀刻直至被蚀刻层。像这样,第2层被蚀刻至被蚀刻层,因此被蚀刻层的表面露出,能够对被蚀刻层进行后续的蚀刻。
在一实施方式中,第6气体可以包含氮气和氢气。像这样,通过包含氢气和氮气的第6气体的等离子体,能够垂直性良好地对有机膜进行蚀刻,由此,能够抑制蚀刻导致的图案宽度的变动。
在一实施方式中,还包括在执行工序f后,蚀刻被蚀刻层的工序(称为工序g),工序g中,通过反复执行第2流程,按每个原子层除去被蚀刻层而对该被蚀刻层进行蚀刻,其中,该第2流程包括:在处理容器内生成第7气体的等离子体,在被蚀刻层的表面的原子层形成包含该等离子体所含有的自由基的混合层的工序;在执行该工序后,对处理容器内的空间进行净化的工序;在执行该工序后,在处理容器内生成第8气体的等离子体,对等离子体施加偏置电压,除去混合层的工序;和在执行该工序后,对处理容器内的空间进行净化的工序。第7气体可以包含氟碳气体、稀有气体和氧气。第8气体可以包含稀有气体。像这样,工序g通过与ALE(Atomic Layer Etching:原子层蚀刻)法相同的方法,能够按每个原子层除去被蚀刻层。
在一实施方式中,在执行工序b前,第2层的厚度可以为10nm以上20nm以下。像这样,如果第2层的厚度为10nm以上20nm以下,则在工序b中能够良好地调节第2层的宽度。
发明的效果
如以上说明的那样,能够实现用于降低有机膜的蚀刻所使用的掩模的除去对有机膜的侧壁形状造成的影响的技术。
附图说明
图1是表示一实施方式所涉及的方法的流程图。
图2是表示等离子体处理装置的一个例子的图。
图3包含(a)部分、(b)部分、(c)部分和(d)部分,图3的(a)部分是表示图1所示的主要工序执行前的被处理体的状态的截面图,图3的(b)部分~(d)部分是表示图1所示的主要工序执行后的被处理体的状态的截面图。
图4包含(a)部分、(b)部分、(c)部分和(d)部分,图4的(a)部分~(d)部分是表示图1所示的主要工序执行后的被处理体的状态的截面图。
图5包含(a)部分和(b)部分,是用于说明由一实施方式所涉及的方法起到的效果的图。
图6包含(a)部分、(b)部分和(c)部分,图6的(a)部分~(c)部分是示意地表示通过图1所示的流程的执行而形成膜的情形的图。
图7包含(a)部分、(b)部分和(c)部分,图7的(a)部分~(c)部分是表示图1所示的方法中的蚀刻的原理的图。
具体实施方式
以下,参照附图对各种实施方式进行详细说明。另外,在各附图中对相同或相应的部分标注相同的附图标记。
图1是表示一实施方式的方法的流程图。图1所示的一实施方式的方法MT是处理被处理体(以下有时称为“晶片”)的方法。方法MT,如图1所示,包括工序ST1~ST4、流程SQ1(第1流程)、工序ST6~ST9、流程SQ2(第2流程)和工序ST11、ST12。流程SQ1包括工序ST5a~ST5d。流程SQ2包括工序ST10a~ST10d。另外,一实施方式的方法MT能够使用单一等离子体处理装置(后述的等离子体处理装置10)执行,但也能够与方法MT的各工序对应地,使用多个等离子体处理装置10。
图2是表示等离子体处理装置的一个例子的图。图2概略地表示在处理被处理体的方法的各种实施方式中能够利用的等离子体处理装置10的截面构造。如图2所示,等离子体处理装置10是电容耦合型等离子体蚀刻装置。
等离子体处理装置10包括处理容器12、排气口12e、搬入搬出口12g、支承部14、载置台PD、直流电源22、开关23、冷却介质流路24、配管26a、配管26b、上部电极30、绝缘性遮蔽部件32、电极板34、气体排出孔34a、电极支承体36、气体扩散室36a、气体流通孔36b、气体导入口36c、气体供给管38、气体源组40、阀组42、流量控制器组45、沉积物屏蔽件(depositionshield)46、排气板48、排气装置50、排气管52、闸阀54、第1高频电源62、第2高频电源64、匹配器66、匹配器68、电源70、控制部Cnt、聚焦环FR、加热器电源HP和加热器HT。载置台PD包括静电吸盘ESC和下部电极LE。下部电极LE包括第1板18a和第2板18b。处理容器12划分处理空间Sp。
处理容器12具有大致圆筒形状。处理容器12例如由铝构成。处理容器12的内壁面被实施阳极氧化处理。处理容器12保护接地。
支承部14在处理容器12的内侧设置在处理容器12的底部上。支承部14具有大致圆筒状的形状。支承部14例如由绝缘材料构成。构成支承部14的绝缘材料例如能够包含石英。支承部14在处理容器12内从处理容器12的底部沿着铅垂方向延伸。
载置台PD设置在处理容器12内。载置台PD由支承部14支承。载置台PD在载置台PD的上表面保持晶片W。晶片W是被处理体。载置台PD具有下部电极LE和静电吸盘ESC。
下部电极LE包含第1板18a和第2板18b。第1板18a和第2板18b例如由铝等金属构成。第1板18a和第2板18b具有大致圆盘状的形状。第2板18b设置在第1板18a上。第2板18b与第1板18a电连接。
静电吸盘ESC设置在第2板18b上。静电吸盘ESC具有在一对绝缘层之间或者一对绝缘片之间配置有导电膜的电极的构造。直流电源22经开关23与静电吸盘ESC的电极电连接。静电吸盘ESC通过由来自直流电源22的直流电压产生的库仑力等的静电力,吸附晶片W。由此,静电吸盘ESC能够保持晶片W。
聚焦环FR以包围晶片W的边缘和静电吸盘ESC的方式配置在第2板18b的周缘部上。聚焦环FR为了提高蚀刻的均匀性而设置。聚焦环FR由根据蚀刻对象的膜的材料适当选择的材料构成,例如能够由石英构成。
冷却介质流路24设置在第2板18b的内部。冷却介质流路24构成温度调节机构。冷却介质流路24从设置在处理容器12的外部的制冷单元经配管26a被供给冷却介质。供给到冷却介质流路24的冷却介质经配管26b返回制冷单元。像这样,冷却介质循环地供给到冷却介质流路24。通过控制该冷却介质的温度,来控制由静电吸盘ESC支承的晶片W的温度。气体供给线路28将来自传热气体供给机构的传热气体,例如He气体,供给到静电吸盘ESC的上表面与晶片W的背面之间。
加热器HT是加热元件。加热器HT例如埋入第2板18b内。加热器电源HP与加热器HT连接。从加热器电源HP对加热器HT供给电力,来调整载置台PD的温度,于是,载置在载置台PD上的晶片W的温度被调整。此外,加热器HT能够内置在静电吸盘ESC。
上部电极30在载置台PD的上方与载置台PD相对配置。下部电极LE和上部电极30相互大致平行地设置。在上部电极30与下部电极LE之间提供处理空间Sp。处理空间Sp是用于对晶片W进行等离子体处理的空间区域。
上部电极30通过绝缘性遮蔽部件32被支承在处理容器12的上部。绝缘性遮蔽部件32由绝缘材料构成,例如能够包含石英。上部电极30能够包含电极板34和电极支承体36。电极板34与处理空间Sp相对。电极板34包括多个气体排出孔34a。电极板34在一实施方式中,能够由硅构成。
电极支承体36是可拆卸地支承电极板34的部件,例如能够由铝等的导电性材料构成。电极支承体36能够具有水冷构造。气体扩散室36a设置在电极支承体36的内部。多个气体流通孔36b各自与气体排出孔34a连通。多个气体流通孔36b各自从气体扩散室36a向下方(向载置台PD一侧)延神。
气体导入口36c对气体扩散室36a导入处理气体。气体导入口36c设置于电极支承体36。气体供给管38与气体导入口36c连接。
气体源组40经阀组42及流量控制器组45与气体供给管38连接。气体源组40具有多个气体源。多个气体源可以包含氨基硅烷类气体的源、氧气的源、氢气的源、氮气的源、二氧化碳气体的源、氟碳气体(氢氟烃气体)的源、氯气和稀有气体的源。氨基硅烷类气体(后述的气体GB所包含的气体),能够使用氨基的数量比较少的分子构造的气体,例如能够使用单氨基硅烷(H3-Si-R(R包含有机,是可以被置换的氨基))。上述的氨基硅烷类气体(后述的气体GB所包含的气体)可以包含具有1~3个硅原子的氨基硅烷,可以包含具有1~3个氨基的氨基硅烷。具有1~3个硅原子的氨基硅烷可以为具有1~3个氨基的甲硅烷(单氨基硅烷)、具有1~3个氨基的乙硅烷或者具有1~3个氨基的丙硅烷。并且,上述的氨基硅烷能够具有可以被置换的氨基。并且,上述的氨基能够被甲基、乙基、丙基和丁基中的任一者置换。并且,上述的甲基、乙基、丙基或者丁基能够被卤素置换。作为氟碳气体,能够使用CF4气体、C4F6气体、C4F8气体等的任意的氟碳气体。另外,作为稀有气体,能够使用He气体、Ar气体等的任意的稀有气体。
阀组42包括多个阀。流量控制器组45包括质量流量控制器等的多个流量控制器。气体源组40的多个气体源各自经阀组42的对应的阀和流量控制器组45的对应的流量控制器与气体供给管38连接。因此,等离子体处理装置10能够将来自气体源组40的多个气体源中被选择的一个以上的气体源的气体以个别调整的流量供给到处理容器12内。另外,在等离子体处理装置10中,沿处理容器12的内壁可拆卸地设置沉积物屏蔽件46。沉积物屏蔽件46也设置在支承部14的外周。沉积物屏蔽件46是防止蚀刻副产物(沉积物)附着于处理容器12的部件,能够通过在铝材上覆盖Y2O3等而构成。
排气板48设置在处理容器12的底部侧且设置在支承部14与处理容器12的侧壁之间。排气板48例如能够通过在铝材上覆盖Y2O3等而构成。排气口12e在排气板48的下方设置于处理容器12。排气装置50经排气管52与排气口12e连接。排气装置50具有涡轮分子泵等的真空泵,能够将处理容器12内的空间减压至所期望的真空度。搬入搬出口12g是晶片W的搬入搬出口。搬入搬出口12g设置在处理容器12的侧壁。搬入搬出口12g能够通过闸阀54打开和关闭。
第1高频电源62是产生等离子体生成用的第1高频电力的电源,产生27~100[MHz]的频率,作为一个例子,产生40[MHz]的高频电力。第1高频电源62经匹配器66与上部电极30连接。匹配器66是用于使第1高频电源62的输出阻抗和负载侧(下部电极LE侧)的输入阻抗匹配的电路。此外,第1高频电源62也能够经匹配器66与下部电极LE连接。
第2高频电源64是产生用于将离子引入晶片W的第2高频电力、即高频偏压电力的电源,产生在400[kHz]~40.68[MHz]的范围内的频率,作为一个例子,产生3.2[MHz]的高频偏压电力。第2高频电源64经匹配器68与下部电极LE连接。匹配器68是用于使第2高频电源64的输出阻抗和负载侧(下部电极LE侧)的输入阻抗匹配的电路。另外,电源70与上部电极30连接。电源70对上部电极30施加用于将在处理空间Sp内存在的正离子引入电极板34的电压。在一个例子中,电源70是产生负的直流电压的直流电源。当这样的电压从电源70施加到上部电极30时,存在于处理空间Sp的正离子与电极板34碰撞。由此,从电极板34放出二次电子和/或硅。
控制部Cnt是具备处理器、存储部、输入装置、显示装置等的计算机,控制等离子体处理装置10的各部分。具体而言,控制部Cnt连接有阀组42、流量控制器组45、排气装置50、第1高频电源62、匹配器66、第2高频电源64、匹配器68、电源70、加热器电源HP和制冷单元。
控制部Cnt按照基于所输入的处理方案的程序进行动作,发出控制信号。通过来自控制部Cnt的控制信号,能够控制从气体源组供给的气体的选择和流量、排气装置50的排气、来自第1高频电源62和第2高频电源64的电力供给、来自电源70的电压施加、加热器电源HP的电力供给、来自制冷单元的冷却介质流量和冷却介质温度。此外,本说明书中所公开的处理被处理体的方法(图1所示的方法MT)的各工序能够通过由控制部Cnt进行控制使等离子体处理装置10的各部分动作来执行。
接着,参照图1详细说明一实施方式所涉及的方法MT。在以下的说明中,与图1和图2一起参照图3~图7。图3的(a)部分是表示图1所示的主要工序执行前的被处理体的状态的截面图。图3的(b)部分~(d)部分是表示图1所示的主要工序执行后的被处理体的状态的截面图。图4的(a)部分~(d)部分是表示图1所示的主要工序执行后的被处理体的状态的截面图。图5包含(a)部分和(b)部分,是用于说明通过一实施方式所涉及的方法MT起到的效果的图。图6的(a)部分~(c)部分是示意性地表示通过图1所示的流程的执行而形成膜的情形的图。图7是表示图1所示的方法MT中的蚀刻的原理的图。
在工序ST1中,作为图2所示的晶片W,准备图3的(a)部分所示的晶片W。在工序ST1中,准备图3的(a)部分所示的晶片W,晶片W收纳在等离子体处理装置10的处理容器12内,载置在载置台PD上。在工序ST1中准备的晶片W如图3的(a)部分所示,具有衬底SB、被蚀刻层EL、有机膜OL、防反射膜AL和掩模MK1。
被蚀刻层EL设置在衬底SB上。被蚀刻层EL是由相对于有机膜OL有选择地被蚀刻的材料构成的层,能够使用绝缘膜。被蚀刻层EL例如能够由氧化硅(SiO2)构成。此外,被蚀刻层EL能够由多晶硅、氮化硅(SiN)等的其他材料构成。
有机膜OL设置在被蚀刻层EL上。有机膜OL例如是包含碳或硅的层,可以是SOH(旋涂硬掩模)层。有机膜OL如果是能够相对于后述的保护膜SX的材料(硅氧化膜)有选择地蚀刻的材料,则不限于上述的SOH。例如作为有机膜OL的材料,除了上述的SOH之外,能够为SiN、多晶硅、非晶硅等。防反射膜AL是含硅的防反射膜,设置在有机膜OL上。
此外,在以下的说明中,为了方便,将有机膜OL分为第1层VL1和第2层VL2。即,有机膜OL由第1层VL1和第2层VL2构成。第1层VL1和第2层VL2的边界面不是物理的面而是假想的面。第1层VL1和第2层VL2由相同的材料构成,沿晶片W的表面延伸。有机膜OL1具有厚度LM。第2层VL2的厚度LM例如是10[nm]以上20[nm]以下的程度。防反射膜AL设置在第1层VL1上。第1层VL1设置在第2层VL2上,第2层VL2设置在被蚀刻层EL上。第2层VL2设置在被蚀刻层EL(被蚀刻层EL的表面FC)上。此外,在后述的工序ST2之后,通过工序ST2形成的掩模ALM设置在有机膜OL(具体而言第1层VL1)上。
掩模MK1设置在防反射膜AL上。掩模MK1是由抗蚀剂材料构成的抗蚀剂掩模,通过光刻技术将抗蚀剂层图案化而制作。掩模MK1部分地覆盖防反射膜AL。掩模MK1划分使防反射膜AL部分露出的开口(图案)。掩模MK1的图案例如是线路和空间图案。掩模MK1能够具有在俯视时提供圆形的开口的图案。或者,掩模MK1能够具有在俯视时提供椭圆形状的开口的图案。
在接着工序ST1之后的工序ST2中,对防反射膜AL进行蚀刻。具体而言,从气体源组40的多个气体源中所选择的气体源,向处理容器12内供给包含氟碳气体的处理气体。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的空间的压力设定在规定的压力。由此,生成包含氟碳气体的处理气体的等离子体。生成的等离子体中的含氟的活性种对防反射膜AL的整个区域中从掩模MK1露出的区域进行蚀刻。由此,由防反射膜AL形成掩模ALM。掩模ALM在对有机膜OL的蚀刻中作为掩模使用。
在接着工序ST2之后的工序ST3中,在收纳有晶片W的等离子体处理装置10的处理容器12内,生成气体GA(第1气体)的等离子体,使用等离子体和掩模ALM对第1层VL1进行蚀刻直至第2层VL2,由第1层VL1形成后述的掩模OLM1。具体而言,从气体源组40的多个气体源中所选择的气体源,将气体GA作为处理气体供给到处理容器12内。气体GA能够包含氢气和氮气。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的压力设定在规定的压力。如以上那样操作,气体GA的等离子体在处理容器12的处理空间Sp内生成。生成的等离子体中的氢的活性种,即氢自由基,对第1层VL1的整个区域中的、从掩模ALM露出的区域进行蚀刻。此外,从工序ST3至工序ST7的一系列的工序是通过反复执行流程SQ1,在通过工序ST3的蚀刻形成的第1层VL1的侧面(具体而言由工序ST3形成的掩模OLM1的侧面SF)共形地形成保护膜SX的工序,各工序执行后的晶片W在图3的(b)部分~(d)部分中表示。
在工序ST3中,如图3的(b)部分所示,蚀刻有机膜OL中的第1层VL1,即对有机膜OL进行蚀刻直至从有机膜OL与被蚀刻层EL的边界(被蚀刻层EL的表面FC)起厚度LM处。换言之,在工序ST3中,以有机膜OL中的厚度LM的膜残留的方式,即以第2层VL2残留的方式,蚀刻有机膜OL。通过工序ST3,掩模OLM1由第1层VL1形成。掩模OLM1设置在第2层VL2上。掩模ALM和掩模OLM1在对第2层VL2的蚀刻中用作掩模。另外,包含氢气和氮气的气体GA,能够良好地兼顾第1层VL1的侧面的保护和对第1层VL1的蚀刻,所以,通过工序ST3能够良好地实现由第1层VL1形成的掩模OLM1的垂直性。
在接着工序ST3的工序ST4中,通过在处理容器12内产生等离子体,并对设置在处理容器12的上部电极30施加负的直流电压,而对掩模ALM的表面和掩模OLM1的侧面SF照射二次电子,形成氧化硅的保护膜。工序ST4在对有机膜OL的第1层VL1进行蚀刻直至第2层VL2后(工序ST3之后)且在掩模OLM1的侧面SF共形地形成保护膜SX前(流程SQ1执行前)被执行。此外,方法MT也能够在工序ST3执行后不执行工序ST4而执行工序ST5a(流程SQ)。
接着工序ST4,在图1所示的方法MT中,对第1层VL1进行蚀刻直至第2层VL2后(工序ST4后),将流程SQ1执行一次以上(单位循环)。通过从流程SQ1开始至后述的工序ST7的一系列工序,在通过工序ST3形成的掩模OLM1的侧面SF共形地形成保护膜SX。流程SQ1包括工序ST5a、工序ST5b、工序ST5c和工序ST5d。
首先,在工序ST5a中,对处理容器12内供给含硅的气体GB(第3气体)。气体GB包含氨基硅烷类气体。从气体源组40的多个气体源中所选择的气体源,向处理容器12内供给气体GB。气体GB作为氨基硅烷类气体例如能够使用单氨基硅烷(H3-Si-R(R为氨基))。在工序ST5a中,不生成气体GB的等离子体。
如图6的(a)部分所示,气体GB的分子作为反应前体附着在晶片W的表面。气体GB的分子(单氨基硅烷)通过基于化学键的化学吸附,附着在晶片W的表面,不使用等离子体。此外,如果为能够通过化学键附着在表面且含硅的材料,则也能够利用单氨基硅烷以外的气体。
气体GB选择单氨基硅烷类气体的理由是,单氨基硅烷具有比较高的电负性且具有具备极性的分子构造,由此能够比较容易进行化学吸附。气体GB的分子附着在晶片W的表面而形成的层Ly1(参照图6的(b)部分),因该附着是化学吸附而成为接近单分子层(单层)的状态。单氨基硅烷的氨基(R)越小,吸附在晶片W的表面的分子的分子结构也越小,所以,因分子的大小导致的立体阻碍降低,由此,气体GB的分子能够均匀地吸附在晶片W的表面,层Ly1能够在晶片W的表面以均匀的膜厚形成。例如,气体GB所包含的单氨基硅烷(H3-Si-R)与晶片W的表面的OH基反应,由此,形成反应前体的H3-Si-O,由此,形成作为H3-Si-O的单分子层的层Ly1。因此,在晶片W的表面,反应前体的层Ly1能够不依赖于晶片W的图案密度而以均匀的膜厚共形地形成。
在接着工序ST5a的工序ST5b中,对处理容器12内的空间进行净化(purge)。具体而言,在工序ST5a中供给的气体GB被排气。在工序ST5b中,可以作为净化气体将氮气等的不活泼气体供给到处理容器12。即,工序ST5b的净化可以是使不活泼气体在处理容器12内流动的气体净化和利用抽真空进行的净化中的任一者。在工序ST5b中,过剩地附着在晶片W上的分子也能够被除去。通过以上操作,如图6的(b)部分所示,反应前体的层Ly1成为极薄的单分子层。
在接着工序ST5b的工序ST5c中,如图6的(b)部分所示,在处理容器12内生成气体GC(第4气体)的等离子体P1。具体而言,从气体源组40的多个气体源中的所选择的气体源,将包含二氧化碳气体的气体GC供给到处理容器12内。气体GC除了二氧化碳气体之外,可以是含氧原子的其他气体,例如可以是氧气。而且,从第1高频电源62供给高频电力。在该情况下,还能够施加第2高频电源64的偏置电力。另外,还能够不使用第1高频电源62而仅使用第2高频电源64来生成等离子体。通过使排气装置50动作,将处理容器12内的空间的压力设定为规定的压力。
如上所述,通过工序ST5a的执行而附着在晶片W的表面的分子(构成层Ly1的单分子层的分子)包含硅和氢的键。硅和氢的键能比硅和氧的键能低。因此,当生成含二氧化碳气体的气体GC的等离子体P1时,生成氧的活性种、例如氧自由基,构成层Ly1的单分子层的分子的氢被置换为氧,如图6的(c)部分所示,作为硅氧化膜的层Ly2形成为单分子层。
在接着工序ST5c的工序ST5d中,对处理容器12内的空间进行净化。具体而言,在工序ST5c中供给的气体GC被排气。在工序ST5d中,作为净化气体,可以向处理容器12供给氮气等的不活泼气体。即,工序ST5d的净化可以为使不活泼气体在处理容器12内流动的气体净化和通过抽真空进行的净化中的任一者。
在以上说明的流程SQ1中,在工序ST5b中进行净化,在接着工序ST5b的工序ST5c中构成层Ly1的分子的氢被置换为氧。因此,与ALD法同样,通过一次流程SQ1的执行,能够在晶片W的表面上(特别在掩模OLM1的侧面SF上)与掩模MK1的图案的疏密无关地以薄且均匀的膜厚共形地形成硅氧化膜的层Ly2。此外,与上述流程SQ1中执行的ALD法相同的工序,可以是在同一处理容器12内执行的处理,但是不限于此,也存在将晶片W暂时从处理容器12搬出而在另一处理容器12内执行的情况。
在接着流程SQ1的工序ST6中,判定是否结束流程SQ1的执行。具体而言,在工序ST6中,判定流程SQ1的执行次数是否达到规定次数。决定流程SQ1的执行次数,即是决定形成在图3的(c)部分所示的晶片W上(特别是掩模OLM1的侧面SF上)的硅氧化膜的保护膜SX的厚度。也就是说,根据通过一次流程SQ1的执行而形成的硅氧化膜的膜厚与流程SQ1的执行次数之积,实质上决定最终形成在晶片W上的保护膜SX的厚度。因此,根据形成在晶片W上的保护膜SX的所期望的厚度,设定流程SQ1的执行次数。
在工序ST6中判定为流程SQ1的执行次数未达到规定次数的情况下(工序ST6:否),再次反复执行流程SQ1。另一方面,在工序ST6中判定为流程SQ1的执行次数达到规定次数的情况下(工序ST6:是),使流程SQ1的执行结束。由此,如图3的(c)部分所示,在晶片W的表面上(特别是在掩模OLM1的侧面SF上)形成硅氧化膜的保护膜SX。即,通过使流程SQ1反复执行规定次数,具有规定的膜厚的保护膜SX与掩模MK1的图案的疏密无关地以均匀的膜厚共形地形成在晶片W的表面(特别在掩模OLM1的侧面SF)。流程SQ1的执行次数越少,掩模OLM1的侧面SF中的保护膜SX的厚度越小。
如图3的(c)部分所示,保护膜SX包括区域R1、区域R2和区域R3。区域R3是在掩模ALM的侧面上和掩模OLM1的侧面SF上沿各侧面延伸的区域。区域R3从通过工序ST3形成的有机膜OL1的表面延伸至区域R1的下侧。区域R1在掩模ALM的上表面上和区域R3上延伸。区域R2在相邻的区域R3之间且在通过工序ST3形成的有机膜OL1的表面上延伸。如上所述,通过反复流程SQ1,与ALD法同样地形成保护膜SX,因此,与掩模MK1的图案的疏密无关地,区域R1、区域R2和区域R3各自的膜厚成为相互大致相等的膜厚。
在接着工序ST6:是(YES)的工序ST7中,以除去区域R1和区域R2的方式对保护膜SX进行蚀刻(回蚀)。在工序ST7中,在反复执行流程SQ1后在处理容器12内生成气体GD(第5气体)的等离子体,使用该等离子体除去形成在第2层VL2的表面的膜(保护膜SX的区域R2)。在工序ST7中,与除去保护膜SX的区域R2一起也除去区域R1。为了除去区域R1和区域R2,需要各向异性的蚀刻条件。因此,在工序ST7中,从气体源组40的多个气体源中的所选择的气体源,将包含含氟的气体GD的处理气体供给到处理容器12内。气体GD是含氟的气体,例如能够包含氟碳气体。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的空间的压力设定为规定的压力。由此,生成氟碳气体的等离子体。生成的等离子体中的含氟的活性种,因被高频偏压电力向铅垂方向引入,优先蚀刻区域R1和区域R2。通过工序ST7,如图3的(d)部分所示,有选择地除去区域R1和区域R2,仅残留保护膜SX中的区域R3。通过除去区域R2,第2层VL2的表面露出。
第2层VL2的厚度LM在除去掩模ALM的后述的工序ST8的执行前,为10[nm]以上20[nm]以下。此外,在以下的说明中,为了方便,将第2层VL2分为第3层VL21和第4层VL22。即,第2层VL2由第3层VL21和第4层VL22构成。第3层VL21和第4层VL22的边界面不是物理的面而是假想的面。第3层VL21和第4层VL22由同一材料构成,沿晶片W的表面延伸。
在接着工序ST7的工序ST8中,在处理容器12内,生成气体GE(第2气体)的等离子体,使用该等离子体通过蚀刻除去掩模ALM。该工序ST8在蚀刻被蚀刻层EL的处理(流程SQ2和工序ST11)的执行前被执行,更详细来说,在对有机膜OL的第2层VL2进行蚀刻直至被蚀刻层EL的处理(工序ST9)的执行前被执行。具体而言,从气体源组40的多个气体源中的所选择的气体源,将气体GE作为处理气体供给到处理容器12内。气体GE包含氟或氯。气体GE可以为氢氟烃气体(例如CH3F气体)、氧气和稀有气体(例如Ar气体)的混合气体。或者,气体GE可以为氟碳气体(例如CF4气体)。或者,气体GE可以为氯气、氧气和稀有气体(例如Ar气体)的混合气体。而且,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的空间的压力设定为规定的压力。由此,生成气体GE的等离子体。生成的等离子体中的含氟或氯的活性种对掩模ALM进行蚀刻。由此,如图4的(a)部分所示,除去掩模ALM。并且,在工序ST8中,除去掩模ALM,并且第2层VL2也被蚀刻至第4层VL22。即,通过工序ST8,如图3的(d)部分和图4的(a)部分所示,第2层VL2中的第3层VL21被蚀刻,第4层VL22残存。第3层VL21通过工序ST8的蚀刻而成为掩模VLM。由掩模OLM1、区域R3和掩模VLM构成掩模MK2。掩模MK2在对于第4层VL22的蚀刻中用作掩模。
在接着工序ST8的工序ST9中,使用掩模MK2对第4层VL22进行蚀刻直至被蚀刻层EL的表面FC,形成掩模OLM2。即,通过工序ST8和工序ST9,由第2层VL2形成掩模OLM2。掩模OLM2包含掩模VLM。掩模OLM2设置在被蚀刻层EL的表面FC,在掩模OLM2上设置有掩模OLM1和区域R3。掩模OLM2设置在掩模OLM1及区域R3与被蚀刻层EL之间。由掩模OLM1、区域R3和掩模OLM2构成掩模MK3。掩模MK3在对被蚀刻层EL的蚀刻中用作掩模。
在工序ST9中的第4层VL22的蚀刻中,在处理容器12内,生成气体GF(第6气体)的等离子体,使用该等离子体和掩模MK2,在维持工序ST3的蚀刻后的掩模OLM1的形状的同时,对第2层VL2(具体而言第4层VL22)进行蚀刻直至被蚀刻层EL。具体而言,从气体源组40的多个气体源中的所选择的气体源,将包含氢气和氮气的混合气体的气体GF作为处理气体供给到处理容器12内。气体GF可以包含氮气和氢气。从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的空间的压力设定在规定的压力。由此,生成气体GF的等离子体。生成的等离子体中的活性种蚀刻第4层VL22。由此,如图4的(b)部分所示,第4层VL22被蚀刻。因此,通过至工序ST9为止的工序对第2层VL2进行蚀刻,形成掩模OLM2。
通过至工序ST9为止的工序形成的掩模MK3的侧面,如图5的(a)部分所示,具有与被蚀刻层EL的表面FC充分垂直的特性。掩模MK3的侧面和被蚀刻层EL的表面FC中的与该侧面连接的区域所成的角θ1大致为直角。这样的掩模MK3的垂直性是因为,在从工序ST8至工序ST9中,由掩模MK2所包含的区域R3、即通过流程SQ1和工序ST6形成在有机膜OL的侧面的作为硅氧化膜的保护膜SX(区域R3)保护有机膜OL(掩模OLM1)的侧面。另一方面,如图5的(b)部分所示,作为比较例,在有机膜OL的侧面不形成硅氧化膜等的保护膜的晶片W1中,有机膜OL在掩模ALM的除去后被蚀刻,由有机膜OL形成掩模OLM3的情况下,掩模OLM3的侧面成为向被蚀刻层EL的表面FC的上方去前端变细的锥形(taper)形状,不具有与被蚀刻层EL的表面FC充分垂直的特性。即,通过掩模ALM除去后的蚀刻,由有机膜OL形成的掩模OLM3的侧面和被蚀刻层EL的表面FC中的与该侧面连接的区域所成的角θ2,大于上述掩模MK3的侧面和被蚀刻层EL的表面FC中的与该侧面连接的区域所成的角θ1。因此,掩模MK3的侧面与被蚀刻层EL的表面FC垂直的特性,能够通过在掩模ALM除去后进行的工序ST9的蚀刻中保护膜SX(区域R3)保护有机膜OL(掩模OLM1)而实现。
接着工序ST9,执行流程SQ2~工序ST11的一系列的工序。流程SQ2~工序ST11的一系列的工序是蚀刻被蚀刻层EL的工序。流程SQ2~工序ST11的一系列的工序中,特别是反复执行流程SQ2,从而将被蚀刻层EL按每个原子层除去,由此,被蚀刻层EL被蚀刻。
首先,将接着工序ST9的流程SQ2执行一次(单位循环)以上。流程SQ2是通过与ALE(Atomic Layer Etching:原子层蚀刻)法相同的方法,与掩模MK3的图案的疏密无关地以高选择比精密地蚀刻被蚀刻层EL中的不被掩模MK2覆盖的区域的一系列的工序,包含在流程SQ2中依次执行的工序ST10a、工序ST10b、工序ST10c、工序ST10d。
工序ST10a在处理容器12内生成气体GG(第7气体)的等离子体,如图4的(b)部分所示,在被蚀刻层EL的表面FC的原子层形成包括该等离子体所含的自由基的混合层MX。在工序ST10a中,在晶片W载置在静电吸盘ESC上的状态下,对处理容器12内供给气体GG,生成该气体GG的等离子体。气体GG是适合于含硅的被蚀刻层EL的蚀刻的蚀刻剂气体,包含氟碳类气体、稀有气体和氧气,例如可以是C4F6/Ar/O2气体。具体而言,从气体源组40的多个气体源中的所选择的气体源将包含C4F6/Ar/O2气体的气体GG供给至处理容器12内。而且,从第1高频电源62供给高频电力,从第2高频电源64供给高频偏压电力,通过使排气装置50动作,将处理容器12内的空间的压力设定在预先设定的压力。如上所述,在处理容器12内生成气体GG的等离子体。气体GG的等离子体包含碳自由基和氟自由基。
图7是表示图1所示的方法(流程SQ2)中的蚀刻的原理的图。在图7中,中空的圆(白圆)表示构成被蚀刻层EL的原子,涂黑的圆(黑圆)表示自由基,由圆包围的“+”表示后述的气体GH所包含的稀有气体的原子的离子(例如Ar原子的离子)。如图7的(a)部分所示,通过工序ST10a,气体GG的等离子体所包含的碳自由基和氟自由基被供给到被蚀刻层EL的表面的原子层。如上所述,通过工序ST10a,包含构成被蚀刻层EL的原子、碳自由基和氟自由基的混合层MX形成在被蚀刻层EL的表面的原子层。
如以上这样,气体GG包含氟碳类气体,因此,在工序ST10a中,向被蚀刻层EL的表面FC的原子层供给氟自由基和碳自由基,能够在表面FC的原子层形成包含该两自由基的混合层MX。此外,氟自由基量的调节能够通过电源70的直流电压来控制。
在接着工序ST10a的工序ST10b中,对处理容器12内的空间进行净化。具体而言,在工序ST10a中供给的气体GG被排气。在工序ST10b中,可以将氮气或者稀有气体(例如Ar气体等)等的不活泼气体作为净化气体供给到处理容器12。即,工序ST10b的净化可以为使不活泼气体在处理容器12内流动的气体净化和基于抽真空进行的净化中的任一者。
在接着工序ST10b的工序ST10c中,在处理容器12内生成气体GH(第8气体)的等离子体,对该等离子体施加偏置电压除去混合层MX。气体GH包含稀有气体,例如能够包含Ar气体。具体而言,从气体源组40的多个气体源中的所选择的气体源将包含稀有气体(例如Ar气体)的气体GH供给到处理容器12内,从第1高频电源62供给高频电力,从第2高频电源64供给高频偏压电力,通过使排气装置50动作,将处理容器12内的空间的压力设定为预先设定的压力。这样一来,在处理容器12内生成气体GH的等离子体。生成的等离子体中的气体GH的原子的离子(例如Ar原子的离子)因被高频偏压电力向铅垂方向引入,而与被蚀刻层EL的表面FC的混合层MX碰撞,对混合层MX供给能量。如图7的(b)部分所示,通过工序ST10c,经气体GH的原子的离子对形成在被蚀刻层EL的表面FC的混合层MX供给能量,通过该能量从被蚀刻层EL除去混合层MX。
如以上所述,气体GH包含稀有气体,因此,在工序ST10c中,形成在被蚀刻层EL的表面FC的混合层MX,能够通过该稀有气体的等离子体因偏置电压而受到的能量,被从表面FC除去。
在接着工序ST10c的工序ST10d中,对处理容器12内的空间进行净化。具体而言,在工序ST10c中供给的气体GH被排气。在工序ST10d中,可以将氮气或者稀有气体(例如Ar气体等)等的不活泼气体作为净化气体供给到处理容器12。即,工序ST10d的净化可以为使不活泼气体在处理容器12内流动的气体净化和基于抽真空进行的净化中的任一者。如图7的(c)部分所示,通过在工序ST10d中进行的净化,构成被蚀刻层EL的表面FC的混合层MX的原子和气体GH的等离子体所包含的过剩的离子(例如Ar原子的离子)也能够被充分除去。
在接着流程SQ2的工序ST11中,判定是否结束流程SQ2的执行。具体而言,在工序ST11中,判定流程SQ2的执行次数是否到达预先设定的次数。决定流程SQ2的执行次数,即是决定对被蚀刻层EL的蚀刻的程度(深度)。流程SQ2反复执行,对被蚀刻层EL进行蚀刻直至衬底SB的表面为止。即,能够以通过一次(单位循环)的流程SQ2的执行而被蚀刻的被蚀刻层EL的厚度与流程SQ2的执行次数之积为被蚀刻层EL自身的整个厚度的方式,决定流程SQ2的执行次数。因此,能够根据被蚀刻层EL的厚度,设定流程SQ2的执行次数。
在工序ST11中判定流程SQ2的执行次数未达到预先设定的次数的情况下(工序ST11:否),再次反复执行流程SQ2。另一方面,在工序ST11中判定流程SQ2的执行次数达到预先设定的次数的情况下(工序ST11:是),使流程SQ2的执行结束。由此,如图4的(c)部分所示,被蚀刻层EL被蚀刻,形成图案EL1。图案EL1设置在衬底SB的表面。图案EL1位于衬底SB与掩模OLM2之间。即,通过将流程SQ2反复执行预先设定的次数,而与掩模MK3(掩模MK1)的图案的粗密无关地以高选择比精密地对被蚀刻层EL进行蚀刻。
此外,通过流程SQ2和工序ST11的一系列的工序,被蚀刻层EL被蚀刻,并且如图4的(c)部分所示,掩模MK3中的掩模OLM1和区域R3通过蚀刻被除去,掩模OLM2残存。
在接着工序ST11:是(YES)的工序ST12中,在收纳有晶片W的等离子体处理装置10的处理容器12内,生成气体GI的等离子体,使用该等离子体,通过蚀刻除去掩模MK3中的至工序ST11:是(YES)为止残存的掩模OLM2。具体而言,从气体源组40的多个气体源中的所选择的气体源将气体GI作为处理气体供给到处理容器12内。气体GI包含氧气。然后,从第1高频电源62供给高频电力。从第2高频电源64供给高频偏压电力。通过使排气装置50动作,将处理容器12内的压力设定为规定的压力。如以上这样,在处理容器12的处理空间Sp内生成气体GI的等离子体。生成的等离子体中的氧的活性种,即氧自由基,蚀刻掩模OLM2。至工序ST12为止,防反射膜AL和有机膜OL被从晶片W除去,如图4的(d)部分所示,在晶片W残存衬底SB和设置在衬底SB上的图案EL1。图案EL1通过工序ST12由被蚀刻层EL形成。
以下,示出工序ST2~ST4、工序ST5a、工序ST5c、工序ST7~ST9、工序ST10a、工序ST10c、工序ST12、流程SQ1、流程SQ2各自的主要处理条件的实施例。
<工序ST2>
·处理容器12内的压力[mTorr]:50[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:300[W]
·电源70的直流电压的值[V]:0[V]
·处理气体:CF4气体
·处理气体的流量[sccm]:600[sccm]
·处理时间[s]:28[s]
<工序ST3>
·处理容器12内的压力[mTorr]:20[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:400[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GA):N2/H2
·处理气体的流量[sccm]:(N2气体)200[sccm]、(H2气体)200[sccm]
·处理时间[s]:40[s]
<工序ST4>
·处理容器12内的压力[mTorr]:50[mTorr]
·第1高频电源62的高频电力的值[W]:300[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:-900[V]
·处理气体:H2/Ar气体
·处理气体的流量[sccm]:(H2气体)100[sccm]、(Ar气体)800[sccm]
·处理时间[s]:60[s]
<工序ST5a>
·处理容器12内的压力[mTorr]:100[mTorr]
·第1高频电源62的高频电力的值[W]:0[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GB):单氨基硅烷(H3-Si-R(R为氨基))
·处理气体的流量[sccm]:50[sccm]
·处理时间[s]:15[s]
<工序ST5c>
·处理容器12内的压力[mTorr]:200[mTorr]
·第1高频电源62的高频电力的值[W]:300[W]、10[kHz]、占空比(Duty)50
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GC):CO2气体
·处理气体的流量[sccm]:300[sccm]
·处理时间[s]:5[s]
此外,在工序ST5c中,在以上述的处理条件进行的处理的执行前,执行以下的处理。
·处理容器12内的压力[mTorr]:0[mTorr]
·第1高频电源62的高频电力的值[W]:0[W]
·第2高频电源64的高频电力的值[W]:0[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GC):CO2气体
·处理气体的流量[sccm]:300[sccm]
·处理时间[s]:10[s]
<工序ST7>
·处理容器12内的压力[mTorr]:20[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:100[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GD):CF4/Ar气体
·处理气体的流量[sccm]:(CF4气体)50[sccm]、(Ar气体)300[sccm]
·处理时间[s]:25[s]
<工序ST8>(条件Cond1)
·处理容器12内的压力[mTorr]:50[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:300[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GE):CH3F/Ar/O2气体
·处理气体的流量[sccm]:(CH3F气体)40[sccm]、(Ar气体)90[sccm]、(O2气体)22[sccm]
·处理时间[s]:45[s]
此外,工序ST8的处理条件的实施例,替代上述的条件Cond1,能够包含下述的条件Cond2、Cond3中的任一者。
(条件Cond2)
·处理容器12内的压力[mTorr]:100[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:300[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GE):CF4气体
·处理气体的流量[sccm]:200[sccm]
·处理时间[s]:30[s]
(条件Cond3)
·处理容器12内的压力[mTorr]:200[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:400[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GE):Cl2/Ar/O2气体
·处理气体的流量[sccm]:(Cl2气体)70[sccm]、(Ar气体)500[sccm]、(O2气体)18[sccm]
·处理时间[s]:30[s]
<工序ST9>
·处理容器12内的压力[mTorr]:20[mTorr]
·第1高频电源62的高频电力的值[W]:600[W]
·第2高频电源64的高频电力的值[W]:400[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GF):N2/H2气体
·处理气体的流量[sccm]:(N2气体)200[sccm]、(H2气体)200[sccm]
·处理时间[s]:15[s]
<工序ST10a>
·处理容器12内的压力[mTorr]:30[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:350[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GG):C4F6/Ar/O2气体
·处理气体的流量[sccm]:(C4F6气体)4(5)[sccm]、(Ar气体)750[sccm]、(O2气体)3.5[sccm]
·处理时间[s]:3[s]
<工序ST10c>
·处理容器12内的压力[mTorr]:30[mTorr]
·第1高频电源62的高频电力的值[W]:100[W]
·第2高频电源64的高频电力的值[W]:350[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GH):Ar气体
·处理气体的流量[sccm]:750[sccm]
·处理时间[s]:4.5[s]
<工序ST12>
·处理容器12内的压力[mTorr]:80[mTorr]
·第1高频电源62的高频电力的值[W]:500[W]
·第2高频电源64的高频电力的值[W]:150[W]
·电源70的直流电压的值[V]:0[V]
·处理气体(气体GI):O2气体
·处理气体的流量[sccm]:375[sccm]
·处理时间[s]:90[s]
<流程SQ1>
·反复次数:10次
<流程SQ2>
·反复次数:30次
在上述方法MT中,首先,对有机膜OL的一部分(第1层VL1)进行蚀刻,在通过该蚀刻形成的掩模OLM1的侧面SF,在有机膜OL的第2层VL2被蚀刻前,共形地形成保护膜SX。这样,在有机膜OL的蚀刻中,至流程SQ1~工序ST7为止的一系列的工序中,首先,在有机膜OL的蚀刻后形成的由有机膜形成的掩模OLM1的侧面SF形成保护膜SX,因此,在后续的第2层VL2的蚀刻时,能够抑制对掩模OLM1的蚀刻。因此,能够在维持掩模OLM1的形状的同时,进行第2层VL2的蚀刻。因此,在包含流程SQ1~工序ST7的一系列的工序的对有机膜OL进行的蚀刻处理(工序ST3~工序ST9)中,能够独立控制蚀刻后的有机膜的Top CD(顶部CD,与掩模OLM1的上端的宽度对应)和Bottom CD(底部CD,与掩模OLM2的宽度对应)。进一步,在工序ST9中,在被蚀刻层EL的蚀刻前除去掩模ALM,因此,在掩模ALM被除去的时刻,成为有机膜(掩模OLM1和掩模OLM2)的垂直形状被维持的状态,因此,在后续的对被蚀刻层EL的蚀刻处理等中,能够扩大处理裕度。
另外,气体GE含有氟、氯的卤素,因此能够良好地进行掩模ALM的除去。
另外,气体GA含有氢气和氮气,因此能够良好地进行对有机膜OL(特别是第1层VL1)的蚀刻。
另外,保护膜SX是氧化膜,因此,在对第2层VL2进行相对于氧化膜高选择比的蚀刻的情况下,能够良好地控制对第2层VL2的蚀刻量。
另外,流程SQ1和工序ST6通过与ALD(AtomicLayerDeposition:原子层沉积)法相同的方法,在第1层VL1(特别是掩模OLM1)的侧面SF共形地形成保护膜SX,因此,能够提高对第1层VL1(特别是掩模OLM1)的保护的强度,并且,能够以均匀的膜厚形成保护第1层VL1(特别是掩模OLM1)的保护膜SX。
另外,气体GB包含氨基硅烷类气体,因此,通过工序ST5a,硅的反应前体沿第1层VL1(特别是掩模OLM1)的侧面SF等的原子层形成在第1区域等之上。
另外,使用包含单氨基硅烷的气体GB,在工序ST5a中能够进行硅的反应前体的形成。
另外,气体GB所包含的氨基硅烷类气体能够包含具有1~3个氨基的氨基硅烷。另外,气体GB所包含的氨基硅烷类气体能够使用具有1~3个硅原子的氨基硅烷。另外,气体GB所包含的氨基硅烷类气体能够使用具有1~3个氨基的氨基硅烷。
另外,气体GC包含氧原子,因此,在工序ST5c中,该氧原子与设置在第1层VL1(特别是掩模OLM1)等上的硅的反应前体结合,由此能够在第1层VL1(特别是掩模OLM1)等上共形地形成氧化硅的保护膜。另外,在气体GC为二氧化碳气体的情况下,气体GC包含碳原子,因此,能够通过该碳原子抑制氧原子对第1层VL1(特别是掩模OLM1)等的侵蚀。
另外,对通过反复执行流程SQ1而形成的保护膜SX进行的蚀刻使用含氟的气体GD的等离子体各向异性地进行,能够有选择地除去形成在第2层VL2的表面的保护膜SX(特别是区域R2),因此,在该除去之后,能够进行对第2层VL2的蚀刻。
另外,气体GD包含氟碳气体,因此,能够蚀刻在流程SQ1和工序ST6中形成的保护膜SX(特别是区域R1和区域R2)。
另外,在工序ST3中,在对第1层VL1进行蚀刻直至第2层VL2后,对第1层VL1(特别是掩模OLM1)照射二次电子,因此,能够在保护膜SX的形成前将掩模OLM1改性,能够抑制因后续的工序导致的掩模OLM1的损伤。
另外,第2层VL2特别是第4层VL22被蚀刻至被蚀刻层EL,因此,被蚀刻层EL的表面FC露出,能够进行对被蚀刻层EL的后续的蚀刻。
另外,通过包含氢气和氮气的气体GF的等离子体,能够垂直性良好地进行对有机膜(有机膜OL的第2层VL2、特别是第4层VL22)的蚀刻,由此,能够抑制由蚀刻导致的图案宽度的变动。
另外,流程SQ2和工序ST11的一系列的工序通过与ALE(Atomic Layer Etching:原子层蚀刻)法相同的方法,能够按每个原子层除去被蚀刻层EL。
另外,如果第2层VL2的厚度LM为10[nm]以上20[nm]以下,则在工序ST8中能够良好地调节第2层VL2的宽度。
以上,在优选实施方式中图示说明了本发明的原理,但是,本领域技术人员能够认识到,本发明在不脱离其原理的情况下,能够对配置和详细内容进行变更。本发明不限于本实施方式公开的特定的结构。因此,对于从权利要求书所保护的范围及其主旨的范围得到的所有修正和变更,请求权利。
附图标记说明
10……等离子体处理装置;12……处理容器;12e……排气口;12g……搬入搬出口;14……支承部;18a……第1板;18b……第2板;22……直流电源;23……开关;24……冷却介质流路;26a……配管;26b……配管;28……气体供给线路;30……上部电极;32……绝缘性遮蔽部件;34……电极板;34a……气体排出孔;36……电极支承体;36a……气体扩散室;36b……气体流通孔;36c……气体导入口;38……气体供给管;40……气体源组;42……阀组;45……流量控制器组;46……沉积物屏蔽件;48……排气板;50……排气装置;52……排气管;54……闸阀;62……第1高频电源;64……第2高频电源;66……匹配器;68……匹配器;70……电源;AL……防反射膜;ALM……掩模;Cnt……控制部;EL……被蚀刻层;EL1……图案;ESC……静电吸盘;FC……表面;FR……聚焦环;GB……气体;HP……加热器电源;HT……加热器;LE……下部电极;LM……厚度;Ly1……层;Ly2……层;MK1……掩模;MK2……掩模;MK3……掩模;MT……方法;OL……有机膜;OLM1……掩模;OLM2……掩模;OLM3……掩模;P1……气体GC的等离子体;PD……载置台;R1……区域;R2……区域;R3……区域;SB……衬底;SF……侧面;Sp……处理空间;SQ1……流程;SQ2……流程;SX……保护膜;VL1……第1层;VL2……第2层;VL21……第3层;VL22……第4层;VLM……掩模;W……晶片;W1……晶片。

Claims (18)

1.一种处理被处理体的方法,该被处理体包括被蚀刻层、设置在该被蚀刻层上的有机膜和设置在该有机膜上的掩模,该有机膜由第1层和第2层构成,该掩模设置在该第1层上,该第1层设置在该第2层上,该第2层设置在该被蚀刻层上,该处理被处理体的方法的特征在于,包括:
在收纳有所述被处理体的等离子体处理装置的处理容器内,生成第1气体的等离子体,使用该等离子体和所述掩模对所述第1层进行蚀刻直至所述第2层,在通过该蚀刻而形成的该第1层的侧面共形地形成保护膜的工序;和
在所述处理容器内,生成第2气体的等离子体,使用该等离子体除去所述掩模的工序,
除去所述掩模的所述工序在执行对所述被蚀刻层进行蚀刻的处理前执行。
2.如权利要求1所述的处理被处理体的方法,其特征在于:
所述第2气体包含氢氟烃气体、氟碳气体和氯气中的任一气体。
3.如权利要求1或2所述的处理被处理体的方法,其特征在于:
所述第1气体包含氢气和氮气。
4.如权利要求1~3中任一项所述的处理被处理体的方法,其特征在于:
所述保护膜是氧化膜。
5.如权利要求1~4中任一项所述的处理被处理体的方法,其特征在于:
共形地形成所述保护膜的所述工序中,在对所述第1层进行蚀刻直至所述第2层后,通过反复执行第1流程,在所述第1层的所述侧面共形地形成所述保护膜,
其中,所述第1流程包括:
向所述处理容器内供给第3气体的工序;
在执行供给所述第3气体的所述工序后,对所述处理容器内的空间进行净化的工序;
在执行对所述空间进行净化的所述工序后,在所述处理容器内生成第4气体的等离子体的工序;和
在执行生成所述第4气体的等离子体的所述工序后,对所述处理容器内的空间进行净化的工序,
供给所述第3气体的所述工序中,不生成该第3气体的等离子体。
6.如权利要求5所述的处理被处理体的方法,其特征在于:
所述第3气体包含氨基硅烷类气体。
7.如权利要求6所述的处理被处理体的方法,其特征在于:
所述第3气体包含单氨基硅烷。
8.如权利要求6所述的处理被处理体的方法,其特征在于:
所述第3气体中包含的氨基硅烷类气体包含具有1~3个硅原子的氨基硅烷。
9.如权利要求6或8所述的处理被处理体的方法,其特征在于:
所述第3气体中包含的氨基硅烷类气体包含具有1~3个氨基的氨基硅烷。
10.如权利要求5~9中任一项所述的处理被处理体的方法,其特征在于:
所述第4气体包含氧原子。
11.如权利要求10所述的处理被处理体的方法,其特征在于:
所述第4气体包含二氧化碳气体或者氧气。
12.如权利要求5~11中任一项所述的处理被处理体的方法,其特征在于:
共形地形成所述保护膜的所述工序还包括以下工序:
在反复执行所述第1流程后,在所述处理容器内生成第5气体的等离子体,使用该等离子体除去通过反复执行该第1流程而形成在所述第2层的表面的膜,
所述第5气体包含氟。
13.如权利要求12所述的处理被处理体的方法,其特征在于:
所述第5气体包含氟碳气体。
14.如权利要求1~13中任一项所述的处理被处理体的方法,其特征在于:
共形地形成所述保护膜的所述工序包括以下工序:在对所述第1层进行蚀刻直至所述第2层后,并且在该第1层的所述侧面共形地形成该保护膜前,通过在所述处理容器内产生等离子体,并对设置在该处理容器的上部电极施加负的直流电压,而对该第1层照射二次电子。
15.如权利要求1~14中任一项所述的处理被处理体的方法,其特征在于,还包括以下工序:
在执行除去所述掩模的所述工序后,在所述处理容器内,生成第6气体的等离子体,使用该等离子体、所述第1层和所述保护膜,在维持蚀刻后的所述第1层的形状的同时,对所述第2层进行蚀刻直至所述被蚀刻层。
16.如权利要求15所述的处理被处理体的方法,其特征在于:
所述第6气体包含氮气和氢气。
17.如权利要求15或16所述的处理被处理体的方法,其特征在于:
还包括在执行对所述第2层进行蚀刻的所述工序后,对所述被蚀刻层进行蚀刻的工序,
对所述被蚀刻层进行蚀刻的所述工序中,通过反复执行第2流程,按每个原子层除去所述被蚀刻层,而对该被蚀刻层进行蚀刻,
其中,所述第2流程包括:
在所述处理容器内生成第7气体的等离子体,在所述被蚀刻层的表面的原子层形成包含该等离子体中含有的自由基的混合层的工序;
在执行形成所述混合层的所述工序后,对所述处理容器内的空间进行净化的工序;
在执行对所述空间进行净化的所述工序后,在所述处理容器内生成第8气体的等离子体,对该等离子体施加偏置电压,除去所述混合层的工序;和
在执行除去所述混合层的所述工序后,对所述处理容器内的空间进行净化的工序,
所述第7气体包含氟碳气体、稀有气体和氧气,
所述第8气体包含稀有气体。
18.如权利要求1~17中任一项所述的处理被处理体的方法,其特征在于:
在执行除去所述掩模的所述工序前,所述第2层的厚度是10nm以上20nm以下。
CN201710659499.0A 2016-08-12 2017-08-04 处理被处理体的方法 Active CN107731677B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-158659 2016-08-12
JP2016158659A JP6757624B2 (ja) 2016-08-12 2016-08-12 被処理体を処理する方法

Publications (2)

Publication Number Publication Date
CN107731677A true CN107731677A (zh) 2018-02-23
CN107731677B CN107731677B (zh) 2021-03-23

Family

ID=61160346

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710659499.0A Active CN107731677B (zh) 2016-08-12 2017-08-04 处理被处理体的方法

Country Status (5)

Country Link
US (1) US10707088B2 (zh)
JP (1) JP6757624B2 (zh)
KR (1) KR102461750B1 (zh)
CN (1) CN107731677B (zh)
TW (1) TWI737785B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725062A (zh) * 2019-03-20 2020-09-29 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6788400B2 (ja) * 2016-07-08 2020-11-25 東京エレクトロン株式会社 被処理体を処理する方法
JP6960351B2 (ja) * 2018-02-19 2021-11-05 東京エレクトロン株式会社 処理方法
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
JP7296806B2 (ja) * 2019-07-16 2023-06-23 東京エレクトロン株式会社 RuSi膜の形成方法及び基板処理システム
JP7521229B2 (ja) * 2020-03-30 2024-07-24 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080047932A1 (en) * 2006-08-25 2008-02-28 Canon Kabushiki Kaisha Production process of structure
JP2013161913A (ja) * 2012-02-03 2013-08-19 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法
US20150160557A1 (en) * 2013-12-05 2015-06-11 Tokyo Electron Limited Direct Current Superposition Freeze
JP2016021546A (ja) * 2014-06-16 2016-02-04 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2016076620A (ja) * 2014-10-07 2016-05-12 東京エレクトロン株式会社 被処理体を処理する方法
US20160163557A1 (en) * 2014-12-04 2016-06-09 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
JP4733214B1 (ja) * 2010-04-02 2011-07-27 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
JP6026375B2 (ja) * 2013-09-02 2016-11-16 株式会社東芝 半導体装置の製造方法
US9142451B2 (en) * 2013-09-16 2015-09-22 Globalfoundries Inc. Reduced capacitance interlayer structures and fabrication methods
JP6559430B2 (ja) * 2015-01-30 2019-08-14 東京エレクトロン株式会社 被処理体を処理する方法
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
JP6788400B2 (ja) * 2016-07-08 2020-11-25 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080047932A1 (en) * 2006-08-25 2008-02-28 Canon Kabushiki Kaisha Production process of structure
JP2013161913A (ja) * 2012-02-03 2013-08-19 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法
US20150160557A1 (en) * 2013-12-05 2015-06-11 Tokyo Electron Limited Direct Current Superposition Freeze
JP2016021546A (ja) * 2014-06-16 2016-02-04 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2016076620A (ja) * 2014-10-07 2016-05-12 東京エレクトロン株式会社 被処理体を処理する方法
US20160163557A1 (en) * 2014-12-04 2016-06-09 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725062A (zh) * 2019-03-20 2020-09-29 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置
CN111725062B (zh) * 2019-03-20 2024-04-05 东京毅力科创株式会社 膜的蚀刻方法和等离子体处理装置

Also Published As

Publication number Publication date
CN107731677B (zh) 2021-03-23
JP2018026495A (ja) 2018-02-15
JP6757624B2 (ja) 2020-09-23
TW201818465A (zh) 2018-05-16
US20180047578A1 (en) 2018-02-15
KR102461750B1 (ko) 2022-11-01
KR20180018416A (ko) 2018-02-21
TWI737785B (zh) 2021-09-01
US10707088B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
TWI760555B (zh) 蝕刻方法
CN107731677A (zh) 处理被处理体的方法
CN105489485B (zh) 处理被处理体的方法
KR20140140132A (ko) 실리콘-및-질소-함유 필름들에 대한 건식-식각
TWI725034B (zh) 電漿處理方法
CN105845550A (zh) 被处理体的处理方法
TW201534410A (zh) 使用低射頻偏壓頻率應用來清潔非晶碳沉積殘留物之清潔製程
CN107026081A (zh) 对被处理体进行处理的方法
CN107799400A (zh) 处理被处理体的方法
CN105097498B (zh) 蚀刻被蚀刻层的方法
CN108735596A (zh) 处理被处理体的方法
CN104303273B (zh) 蚀刻方法和等离子体处理装置
TW202032661A (zh) 用於移除硬遮罩之以水蒸氣為基礎的含氟電漿
KR102152088B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
TWI724198B (zh) 對被處理體進行處理之方法
TWI782975B (zh) 蝕刻方法
US20220139719A1 (en) Etching method and plasma processing apparatus
JP6811202B2 (ja) エッチングする方法及びプラズマ処理装置
TWI760472B (zh) 成膜方法
CN109923648A (zh) 处理被处理体的方法
JP7398915B2 (ja) 基板処理方法、半導体デバイスの製造方法、及び、プラズマ処理装置
TWI840524B (zh) 蝕刻基板之膜之方法及電漿處理裝置
TW202245056A (zh) 基板處理方法及基板處理裝置
CN112838002A (zh) 基板处理方法及等离子体处理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant